3D NAND，如何演进？

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自 20 世纪 80 年代末引入存储器市场以来，NAND 闪存从根本上改变了大量数据的存储和检索方式。

这种专为高密度数据存储而设计的非易失性存储器几乎应用于电子市场的各个领域，从智能手机到数据中心，无所不包。它被用于大多数可移动和便携式存储设备，例如 SD 卡和 U 盘。近年来，3D NAND 在人工智能的蓬勃发展中也扮演了重要角色，为训练人工智能模型所需的大量数据提供了高效的存储方案。

随着数据存储需求的爆炸式增长，芯片公司正竞相提高NAND闪存的存储单元密度（以每平方毫米千兆比特 (Gb/mm²) 为单位），同时降低每比特成本。十多年前，半导体行业从二维NAND过渡到三维NAND，以克服传统存储器尺寸缩减的限制。近年来，各公司通过 增加每个芯片的存储单元层数和每个单元的存储比特数（商用NAND闪存最高可达四比特）来提高存储密度。

其中一项最重要的进展是从浮栅晶体管向电荷陷阱单元的转变。浮栅技术将电荷存储在导体中，而电荷陷阱单元则将电荷存储在绝缘体中。这降低了存储单元之间的静电耦合，从而提高了读写性能。此外，由于电荷陷阱单元的制造尺寸比浮栅晶体管更小，因此也为更高的存储密度铺平了道路。

但随着3D NAND技术不断突破物理极限，半导体行业正转向多种新技术，以更紧密地排列存储单元——不仅是横向，还有纵向。imec开发的几项创新技术实现了垂直方向的扩展，同时又不牺牲存储器的性能和可靠性：气隙集成和电荷陷阱层分离。

电荷陷阱单元内部：

3D NAND 的基本构建模块

半导体行业计划在未来几年内将全环栅（GAA）或纳米片晶体管应用于逻辑芯片。但GAA架构已广泛应用于3D NAND闪存领域，是高密度数据存储的主力军。在这种3D架构中，存储单元堆叠成垂直链，并通过水平字线进行寻址。

在大多数情况下，电荷陷阱单元充当3D NAND中的存储器件。该存储单元类似于MOSFET，但它在晶体管的栅极氧化层内嵌入了一层薄薄的氮化硅（SiN）。这使得栅极氧化层变成了一种称为氧化物-氮化物-氧化物（ONO）堆叠的半导体材料层，其中各层分别用作阻挡氧化层、捕获氮化物层和隧道氧化层（图1）。

1.该图显示了一个 3D NAND GAA 架构，它具有一串垂直的电荷陷阱单元，该单元具有氧化物-氮化物-氧化物 (ONO) 栅极介质和有限数量的字线 (WL)。

当栅极施加正偏置电压时，沟道区的电子会隧穿氧化硅层并被捕获在氮化硅层中。这会提高晶体管的阈值电压。可以通过在源极和漏极之间施加电压来测量存储单元的状态。如果电流流过，则表示没有电子被捕获，存储单元处于“1”状态。如果没有测量到电流，则存储单元处于所谓的“电子被捕获”状态，对应于“0”。

电荷陷阱单元采用 GAA 垂直沟道方法在 3D NAND 结构中实现。想象一下将平面晶体管旋转90 度，此时垂直的导电沟道被栅堆叠结构包围。

GAA沟道的制造过程首先是将导体（硅，用作字线）和绝缘层（氧化硅，用于分隔字线）交替堆叠。接下来，使用先进的干法刻蚀工具向下钻孔，形成圆柱形孔。最后，在孔的侧壁上交替沉积氧化硅和氮化硅层，多晶硅晶体管沟道位于所有层的中心。这种结构通常被称为“通心粉沟道”（macaroni channel）。

下一代3D NAND：单元堆叠和单元缩放

未来几年，存储器行业将把基于 GAA 的 3D NAND 闪存路线图推向其最终极限。

如今，主流厂商正在推出由超过300层氧化物/字线堆叠而成的3D NAND闪存芯片（图2）。预计到2030年，这一数字将进一步增加，达到1000层，相当于约100 Gbit/mm²的存储容量。挑战在于如何在30微米厚的堆叠层中保持字线直径基本一致。然而，在如此小的空间内保持所有部件的均匀性，会不断增加工艺的复杂性和成本，对高堆叠沉积和高深宽比刻蚀工艺提出了更高的要求。

2. 这张 3D NAND 闪存图突出了相邻字线之间的 z 间距。

为了配合堆叠更多层数，半导体公司正在投资开发多种配套工具来提高3D NAND的存储密度。这些“扩展加速器”包括增加每个单元的比特数和减小GAA单元的xy间距（横向扩展）。除了比特密度和单元密度的提升之外，各公司还在采取措施来提高存储阵列的面积效率。

另一种提升存储容量的方法是层叠技术，即将闪存器件彼此堆叠，以增加总层数。在3D NAND闪存中，存储单元串联形成一条链，这是通过交替堆叠绝缘层和导体层并在其上钻孔来实现的。单元堆叠过程可以重复两到三次——未来甚至可能重复四次——从而在每个芯片上创建更长的链。每个单元堆叠有时被称为一个“层”。

通过将大量的存储单元堆叠起来，并将各层层叠放以创建更高的3D NAND芯片，企业无需一次性制造所有层即可增加总层数。例如，企业可以组装250层存储单元，然后将其中四层堆叠成一个拥有1000层的3D NAND芯片。主要挑战在于如何在这些多层存储芯片上蚀刻出足够深的孔，并均匀地填充这些孔。

此外，一些公司正在将底层逻辑从NAND阵列中分离出来，并以一种称为CMOS键合阵列（CbA）的配置重新集成到NAND阵列上。在这种配置中，CMOS芯片在单独的硅晶圆上制造，然后使用先进的封装技术（特别是混合键合技术）将其连接到NAND阵列上。CbA是CMOS下置阵列（CuA）的下一个发展阶段，在CuA中，NAND芯片是在同一单片工艺中直接制造在CMOS芯片之上的。

展望未来，各公司正在考虑将多个存储阵列粘合到单个 CMOS 晶圆上，作为分层堆叠的替代方法——甚至将多个阵列晶圆粘合到多个 CMOS 上。

为了控制不断上涨的制造成本，imec 和其他半导体企业也在积极探索垂直或“z 间距”缩放技术，以减小氧化层和字线层的厚度。这样一来，就能以可控的成本堆叠更多存储层。

3D NAND闪存Z间距缩放的优缺点

缩小存储层之间的间距对于持续降低下一代3D NAND的成本至关重要。相邻字线之间的间距约为40纳米，而z轴间距缩放的目的是进一步减小堆叠结构中字线层和氧化硅层的厚度。这样，在堆叠高度每增加一微米的情况下，就可以增加存储层数，从而增加存储单元的数量，最终降低成本。

然而，若不进行优化，z轴间距缩放会对存储单元的电性能产生负面影响。这可能导致阈值电压降低、亚阈值摆幅增大以及数据保持能力下降。此外，它还会增加对存储单元中存储的数据进行编程和擦除所需的电压，这必然会增加功耗、降低存储单元的速度（RC延迟），并可能导致相邻单元间栅极介质的击穿。

这些效应可以追溯到两种物理现象，当记忆细胞被挤压得更近时，这两种现象会变得更加明显：细胞间干扰和横向电荷迁移。

当字线层厚度减小时，电荷陷阱晶体管的栅极长度也相应缩短。结果，栅极对沟道的控制能力逐渐减弱，从而促进了不同单元之间的静电耦合。

除了单元间的相互干扰外，存储单元在垂直方向上的缩小还会导致横向电荷迁移（或垂直电荷损失）：存储单元内部捕获的电荷往往会从垂直的 SiN 层中迁移出来，从而影响数据保持。

电荷陷阱单元有两个几何方向：z 和 xy（由于单元具有圆柱对称性，x 和 y 尺寸相同）。电荷可以从存储单元沿这两个方向泄漏。电荷会沿着 xy 方向通过栅极中的隧道和/或阻挡氧化物逸出单元，同时也会沿着 z 方向逸出，最终进入相邻单元内部或过于靠近相邻单元。这是由于横向电荷迁移造成的，随着单元垂直尺寸的缩小和彼此距离的减小，横向电荷迁移变得更加显著。

接下来，我们将讨论能够解决这些缺点的技术推动因素，使研究人员能够为未来几代 3D NAND 闪存解锁 z 间距缩放。

字线间：利用气隙减少Cell干扰

在相邻字线之间集成气隙是解决单元间干扰问题的一种潜在方案。这些气隙的介电常数低于栅极间介质，从而降低了存储单元之间的静电耦合。这种技术已广泛应用于平面二维NAND闪存架构中。但是，将气隙集成到高硅氧化物/字线堆叠结构中则更具挑战性。

为了克服这些复杂性，imec 在 2025 年 IEEE 国际存储器研讨会 ( IMW ) 上提出了一种独特的集成方案，该方案能够精确控制字线之间的气隙位置。

在3D NAND存储器中，薄层氧化硅被放置在存储单元的栅极内部——作为“栅极介质”，将字线与晶体管沟道隔开——以及不同存储单元的字线之间——作为“栅极间介质”，将相邻单元彼此隔开（图3）。栅极介质构成ONO堆叠结构的隧道层和阻挡层，并包围着电荷陷阱SiN层。

3. 图中所示为气隙 (ad) 的 3D 集成工艺流程，以及气隙 (ef) 的透射电子显微镜 (TEM) 和能量色散 X 射线光谱 (EDS) 图像。

因此，氧化硅不仅存在于每个存储单元内部，也存在于单元之间。由于3D NAND存储单元的制造工艺，栅极介质从一个单元连续延伸到另一个单元，并在相邻存储单元之间的空间与栅极间介质相交。imec认为这是放置气隙的理想位置。然而，以目前的工艺技术而言，去除（或切除）单元之间的电荷陷阱SiN层仍然是一个巨大的挑战。

在imec，我们找到了一种无需从存储单元中切割SiN即可集成气隙的新方法。这项创新通过在沉积ONO堆叠层之前对栅间氧化硅进行凹陷，从存储孔区域内部引入气隙。气隙与字线自对准，从而实现非常精确的放置。该方法还具有潜在的可扩展性，而这正是其他已提出解决方案的主要问题。

结果表明，带有气隙的器件比不带气隙的器件对相邻单元的干扰更不敏感。这一结论是通过在未选栅极上施加所谓的“通电压”时，带气隙器件的阈值电压偏移更小而得出的（图 4）。该结果是在一个测试器件上获得的，该器件具有有限的字线层，间距为 30 nm（栅极长度为 15 nm，栅极间氧化硅介质层厚度为 15 nm），存储孔直径为 80 nm。

4. 带气隙（左）和不带气隙（右）的电荷陷阱器件在不同通过电压下的阈值电压变化。

imec 的研究人员还研究了气隙对内存性能和可靠性的影响。结果表明，气隙不会影响内存运行，其耐久性可达 1000 次编程/擦除循环，与没有气隙的器件相当。

基于这些结果，孔侧气隙集成被认为是实现未来 z 轴间距缩放的关键步骤。

电荷陷阱切割：它在闪存未来发展中的地位

imec 已经证明，在栅极间介电层中引入气隙是可行的。然而，目前存储单元中的这些空腔仅止于阻挡氧化层之前。如果我们能够更深入地钻入存储单元，将气隙引入到阻挡氧化层和电荷陷阱层区域，又会如何呢？

我们在仿真中测试了该方法，结果表明，这种电荷陷阱层分离（或电荷陷阱切割）可以增大存储单元的存储窗口（图 5）。此外，电荷陷阱切割还可以防止存储单元中捕获的电荷沿氧化层/字线堆叠高度方向从上到下的 SiN 线横向迁移。

5. 连续栅堆叠（左）与具有电荷陷阱层切割和气隙集成的栅堆叠（右）之间的区别。

数据存储在闪存单元中，方法是将阈值电压编程为不同的电平。要存储一位数据，单元需要两个电平：例如，0V 和 1V。要存储两位数据，单元需要四个电平：例如，0V、0.5V、1V 和 1.5V。随着位数的增加，所需的电压电平数也随之增加。

有必要增加阈值电压的总范围（存储窗口）或减小相邻电平之间的间隔（使用 1 位时间隔为 1 V，使用 2 位时间隔为 0.5 V）。但是，当这些电压电平距离过近时，区分它们就变得更加困难。通过增加存储窗口，电荷陷阱削减技术可以帮助每个存储单元实现更多电平，从而存储更多位数。

但在3D NAND闪存中集成电荷陷阱切割并非易事，因为它需要对极深且狭窄的孔壁进行定向蚀刻和沉积。对于这种结构，用于2D NAND闪存的技术工具箱已不再适用。目前，imec正与其供应商合作开发新技术，以实现可控的电荷陷阱切割。

一旦电荷陷阱层可以被中断，imec 打算将其与气隙集成方案结合起来，为 z 间距缩放挑战提供完整且可扩展的解决方案。

揭开3D NAND闪存的复杂性

随着半导体行业竞相在更小的空间内存储更多数据，3D NAND 闪存的 Z 轴间距缩小正成为控制因存储层数增加而产生的成本的关键。凭借其长期积累的加工技术专长和强大的设备供应商生态系统，imec 正在开发支持大幅缩小 Z 轴间距并同时保持存储器运行和可靠性的关键技术：气隙集成和电荷陷阱消除。

与此同时，传统电荷陷阱单元架构带来的收益开始放缓，存储器密度的提升可能在本十年末之前就会趋于平缓。因此，研究人员正在认真研究更具创新性的单元架构，以推动存储器发展路线图在2030年以后继续保持领先地位。一种提出的3D方案重新构想了整个布局，将存储单元的导电通道水平排列而非垂直排列。

另一种方案用沟槽式架构连接电荷陷阱存储单元，而不是将单元集成到圆形 GAA 几何结构中，这有望大幅提高比特存储密度。

所有这些发展表明，正在研发中的几项技术将使存储器行业能够逐步迈向 100 Gb/mm²的数据存储——这一需求主要由云计算和人工智能应用驱动。

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