DRAM，颠覆性方案

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近日，初创公司NEO 半导体公司再次宣布一项有望彻底改变 DRAM 内存现状的新技：两种新的 3D X-DRAM 单元设计——1T1C 和 3T0C。据介绍，这两类设计将于 2026 年投入概念验证测试芯片，而基于公司现有的 3D X-DRAM 技术，能在新单元的单个模块上容纳 512 Gb（64 GB）；这比目前市售的任何模块多 10 倍。NEO 的测试模拟测得 10 纳秒的读/写速度和超过 9 分钟的保留时间，这两项性能也处于当前 DRAM 能力的前沿。

NEO指出，之所以会推出这些方案，是因为公司看到了DRAM瓶颈。据他们所说，由于10纳米技术节点以下电容器尺寸缩小的挑战，DRAM的微缩已遭遇关键瓶颈。尽管目前开发可行的DRAM 3D工艺极其复杂，但这仍然迫切需要单片3D DRAM阵列。这正是他们推出新产品和技术的原因。

NEO指出，新推出的3D X-DRAM 1T1C 和 3T0C是一种变革性解决方案，旨在为最苛刻的数据应用提供前所未有的密度、功率效率和可扩展性。

1T1C和3T0C，完全解读

具体而言，新的 1T1C 单元集成了一个电容器和一个晶体管。它采用类似 3D NAND 的结构来降低制造成本，同时利用 IGZO（铟镓锌氧化物）沟道来增强数据保留能力。

图1

新的 1T1C 设计如图 1 所示。图 2移除了顶部字线层，从而展现了单元的内部结构。该单元巧妙地将一个晶体管和一个电容器集成到一个紧凑的单元结构中。晶体管沟道由一层薄氧化物半导体层构成，例如 IGZO（铟镓锌氧化物）。IGZO 以其极低的关断电流而闻名，这可以延长单元的存储时间。此外，该单元也可以使用硅或多晶硅作为沟道材料。

图2

IGZO 层与充当晶体管栅极的金属字线层耦合。IGZO 层的漏极连接到由材料制成的垂直位线。一层薄的高 k 介电层，用作电容器，沿着晶体管源极侧的圆柱形侧壁，位于 IGZO 沟道和电容板层之间。该电容板采用 VDD 偏置，可使 N 型 IGZO 层有效地存储电子。

电容值由单元尺寸决定。例如，如果位线直径（line diameter）为 60nm，沟道长度为 45 nm，单元高度为 50 nm，并且FfO2介电层为 5 nm，则电容值约为 0.7 fF。假设IGZO关断电流为3x10⁻19A，并将数据保留标准定义为0.1V的电容电压下降，则此配置可实现超过450秒的长保留时间。

1T1C DRAM的一个关键因素是电容与寄生位线电容之比，该比值必须超过10%，才能确保读取操作期间有足够的100mV感测电压。仿真结果表明，对于多达128层的3D阵列，该比值超过10%，从而确保了可靠的感测电压。对于超过128层的阵列，可以通过采用更高的电容壁、更薄的介电层或更高k值的材料来增强电容值。

图3展示了另一种单元结构，该结构在垂直位线和字线层之间添加了额外的间隔物，以减少寄生位线电容。这些隔离层可以由低k介电材料（例如二氧化硅（SiO₂））制成，在实现可扩展性方面发挥着关键作用。模拟结果表明，添加厚度为5纳米的隔离层可以堆叠超过512层的单元。

图3

图 4展示了 1T1C 设计的一种变体，其中导体板连接到 IGZO 沟道的源极侧，用作电子存储的电容器电极。该电容器结构由导体板、栅极介电层和字线层组成，其电容由导体板的面积决定。

图4

图5展示了 1T1C 设计的另一种变体，与图 64类似，但消除了垂直位线和 IGZO 层之间的绝缘体。这种修改不仅降低了单元高度，还使 IGZO 通道能够通过上下两层字线层耦合，从而增强了通道控制。请注意，除了这些变体之外，3D X-DRAM 系列还包含许多其他专有单元结构。

图五

至于3T0C单元，则集成了三个具有IGZO通道的晶体管：写入晶体管、读取晶体管和存储晶体管。其中，存储晶体管通过在其栅极中保存电子来保留数据，从而实现电流感应。在NEO看来，这种设计不仅适用于 DRAM 应用，也适用于新兴的内存计算和 AI 应用。

如图6所说，这种创新的单元包含两层 IGZO 层，以增强性能。第一层 IGZO 层与字线层耦合，形成第一沟道。其源极连接到金属栅极。字线可以激活第一沟道，将电子存储在金属栅极中。

图6

当存储数据为 1 (VDD) 时，金属栅极激活由第二层 IGZO 形成的第二个通道，允许电流在位线和源极线之间流动。当存储数据为 0 (0V) 时，金属栅极禁用第二个通道，阻止电流流动。读取字线激活第三个通道，从而实现读取操作。由于 3T0C 单元依赖于电流感应，因此它特别适用于内存计算和人工智能 (AI) 应用，这些应用对高速数据处理和高效的电源管理至关重要。

据总结，新推出DRAM技术的主要特点和优点包括：

• 无与伦比的保留时间和效率——这主要得益于 IGZO 通道技术，1T1C 和 3T0C 单元模拟显示保留时间长达 450 秒，大大降低了刷新功率；

• 通过模拟验证 - TCAD（技术计算机辅助设计）模拟证实了 10 纳秒的快速读/写速度和超过 450 秒的保留时间；

• 制造友好——采用改进的 3D NAND 工艺，只需进行少量改动，即可实现完全可扩展性并快速集成到现有的 DRAM 生产线中；

• 超高带宽 ——采用独特的阵列架构进行混合绑定，显著提高内存带宽，同时降低功耗；

• 适用于高级工作负载的高性能——专为人工智能、边缘计算和内存处理而设计，具有可靠的高速访问和降低的能耗；

3D X-DRAM，三种变体

据NEO介绍，3D X-DRAM 是一项基于创新型无电容浮体单元 (FPC) 的颠覆性技术。它利用现有的 NAND 工艺来制造类似 3D NAND 的阵列，因此与其他正在开发的 3D DRAM 解决方案相比，它可以轻松扩展且经济高效。

此外，这些设计无需 TSV（硅通孔），并支持使用混合键合技术，可将带宽提高 16 倍，同时显著降低功耗和发热量，从而成为 AI 应用的变革性创新。

图7

3D X-DRAM 系列的 3D 阵列架构如图7所示。该阵列通过垂直狭缝分割成多个扇区。每个扇区内的多个字线层通过位于阵列两侧的阶梯状结构连接到译码电路。

多年来，这种 3D 阵列架构一直是行业标准，能够生产超过 300 层的 3D NAND 闪存。在此成功的基础上，3D X-DRAM 创新地采用了类似的阵列架构，但扇区尺寸更小。这种设计能够满足高性能需求，打造高速、高密度 DRAM 解决方案。

3D X-DRAM 单元可以使用类似 3D NAND 的工艺制造，只需进行一些修改以适应 IGZO 和电容器的形成。图8突出显示了制造 1T1C 单元的关键步骤：

图8

1. 交替沉积多层导电层（例如重掺杂多晶硅）和牺牲层。

2. 对导电层进行湿法刻蚀以形成凹槽。

3. 依次沉积一层介电层和一层IGZO层。可以采用氧气退火工艺来调整IGZO的电性能。

4. 用绝缘体填充凹槽。

5. 重新形成垂直位线孔，并沉积金属以填充位线孔。

6. 去除牺牲层，然后在间隙的侧壁沉积一层介电层。随后，沉积金属以填充这些间隙并形成字线层，从而完成1T1C单元结构。

在他们看来，该工艺具有以下优势：

• 位线孔仅需单掩模，确保所有工艺步骤完全自对准。这消除了掩模之间的错位问题，这对于 3D 阵列尤为重要。因此，该设计显著提高了工艺良率，并可实现 300 层以上的堆叠。

• 与依赖逐层方法的解决方案不同，它可以同时处理所有层的单元。这显著降低了制造成本。

• 该工艺利用成熟的 3D NAND 技术，确保更快的开发周期和更高的可扩展性。

图9

图9概述了在图 3 所示的单元结构中形成额外间隔层的附加工艺步骤：

1. 形成垂直位线孔后，进行湿法刻蚀，使牺牲层凹陷。

2. 沉积绝缘体以填充凹陷。

3. 去除位线孔侧壁的绝缘体。

将剩余的绝缘体留在凹陷处以形成间隔层。然后，按照图 12 中的工艺步骤 2-6 完成图 5 所示的单元结构。

在最初，他们推出了基于基于浮体单元 (FBC) 技术构建的3D X-DRAM 1T0C设计。

图 10展示了原始 3D X-DRAM，现称为 3D X-DRAM 1T0C（单晶体管，零电容）。该单元采用浮体来存储表示数据的电空穴。浮体中的电空穴可以调节单元的阈值电压，并在读取操作期间实现电流感应，使其非常适合 DRAM 和内存计算 (IMC)。目前，概念验证测试芯片正在开发中。

图10

现在，在增加了1T1C 和 3T0C的解决方案后，3D X-DRAM 发展成为一个更广泛的系列，共同为现代和新兴应用提供了卓越的容量和带宽。

换而言之，到了今天，3D X-DRAM 技术平台目前包括三种 3D X-DRAM 变体：

• 1T1C（一个晶体管，一个电容器） ——高密度 DRAM 的核心解决方案，与主流 DRAM 和 HBM 路线图完全兼容。

• 3T0C（三晶体管、零电容） ——针对电流感应操作进行了优化，非常适合人工智能和内存计算。

• 1T0C（一个晶体管，零个电容器） ——一种适用于高密度 DRAM、内存计算、混合内存和逻辑架构的浮体单元结构。

NEO Semiconductor 创始人兼首席执行官Andy Hsu表示：“随着 1T1C 和 3T0C 3D X-DRAM 的推出，我们正在重新定义内存技术的可能性。这项创新突破了当今 DRAM 的扩展限制。”

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