便宜的HBM4，来了

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JEDEC——负责制定业界标准内存规格的组织——正接近完成 SPHBM4 的制定。这是一种新的内存标准，目标是在采用“较窄”的 512 位接口的情况下，提供完整的 HBM4 级带宽，同时实现更高的容量，并通过兼容传统有机基板来降低集成成本。如果这一技术顺利落地，它将填补 HBM 可服务市场中的诸多空白；但正如我们下文将解释的那样，它不太可能成为 GDDR 内存的终结者。

尽管采用 1024 位或 2048 位接口的高带宽存储（HBM）在性能和能效方面无可匹敌，但如此宽的接口会占用高端处理器内部大量宝贵的硅面积。这限制了单颗芯片上可集成的 HBM 堆栈数量，从而约束了 AI 加速器所支持的内存容量，进而影响单个加速器的性能，以及基于这些加速器构建的大规模集群的整体能力。

“标准封装”中的 HBM

标准封装高带宽存储（SPHBM4）正是为了解决这一问题而提出的。它将 HBM4 的内存接口宽度从 2048 位缩减至 512 位，并通过 4:1 串行化来维持相同的总带宽。JEDEC 并未明确说明所谓的“4:1 串行化”是指将 HBM4 的数据传输速率从 8 GT/s 提升四倍，还是引入一种采用更高时钟的新编码方案；但其目标非常清晰：在 512 位接口下保留 HBM4 级别的聚合带宽。

在封装内部，SPHBM4 将采用 行业标准的基底芯片（base die）（很可能由晶圆代工厂使用逻辑制程制造，因此成本并不一定更低；因为要把“宽接口”的 DRAM 芯片布线到“窄接口”的基底芯片上，在密度方面会变得相当棘手，而且由于 DRAM 侧连线较慢、基底芯片侧连线较快，也会带来时钟方面的挑战）。

同时，它将继续使用标准的 HBM4 DRAM 芯片，这在逻辑层面上简化了控制器的开发，并确保单个堆栈的容量与 HBM4、HBM4E 保持一致，HBM4E 单堆栈容量最高可达 64GB。

从理论上看，这意味着在相同芯片条件下，SPHBM4 可实现相较 HBM4 四倍的内存容量。但在实际设计中，AI 芯片开发者往往会在内存容量、更高的计算能力以及芯片功能多样性之间进行权衡——随着制程节点的不断演进，硅面积的成本也在持续上升。

会成为 GDDR7 的“杀手”吗？

有经验的读者可能会问：既然如此，为什么不在游戏 GPU 或显卡中使用 SPHBM4？这样或许能在相对温和的成本提升下，获得比 GDDR7（或采用 PAM4 编码的潜在 GDDR7X）更高的带宽。

问题在于，SPHBM4 虽然能提供 HBM4 级带宽，但其设计出发点本质上是优先考虑性能和容量，而非功耗和成本。

尽管 SPHBM4 的成本低于 HBM4 或 HBM4E，但它仍然需要堆叠式 HBM DRAM 芯片——这些芯片在物理尺寸上更大，因此也比大宗商品型 DRAM IC 更昂贵；此外还需要接口基底芯片、TSV 工艺、良率筛选（Known-Good-Die）流程以及先进的封装内组装工艺。这些环节构成了主要成本，并且在规模化方面远不如 GDDR7——后者受益于庞大的消费级和游戏市场规模、简单的封装形式以及成熟的 PCB 组装工艺。

换句话说，用一个先进的 SPHBM4 去替代多颗 GDDR7 芯片，并不一定能降低成本，反而可能会提高成本。

真正的关键在于实现细节

尽管 512 位内存总线依然是一种复杂的接口，但 JEDEC 表示，SPHBM4 支持在 传统有机基板上实现 2.5D 集成，而无需昂贵的硅中介层（interposer），这将显著降低集成成本，并有望拓展设计灵活性。同时，凭借行业标准化的 512 位接口，SPHBM4 相比依赖 UCIe 或专有接口的 C-HBM4E 方案，有望实现更低的成本（得益于标准化带来的规模效应）。

与基于硅中介层的方案相比，有机基板布线允许 SoC 与内存堆栈之间具有 更长的电气通道长度，这可能缓解超大封装中的布局限制，并在封装附近容纳比当前更多的内存容量。不过，使用传统基板去布线 3084 位级别的内存接口（再加上数据与供电线路）仍然很难想象，但未来如何实现，还有待观察。

（来源：tomshardware）

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