三巨头竞逐3D芯片

如果您希望可以时常见面，欢迎标星收藏哦~

来源：本文编译自semiengineering，谢谢。

英特尔代工厂、台积电和三星代工厂正在争相提供完整 3D-IC 的所有基础组件，这些组件将在未来几年内以最小的功耗实现性能的大幅提升。

人们将大量注意力集中在工艺节点的进步上，但成功的3D-IC实现远比仅仅扩展数字逻辑复杂得多，也更全面。它需要新材料，以及处理更薄基板并将其组装的不同方法。它涉及不同的背面供电方案、各种类型的桥接器、多芯片通信的接口标准以及新的互连技术和方法。此外，它还需要对 EDA 工具和方法、数字孪生、多物理场仿真进行重大变革，以及重组工程团队和流程，并在从设计到制造的整个流程的多个阶段融入人工智能。

3D-IC 已出现在代工厂的内部路线图上十多年，但直到两年前 ChatGPT 的推出以及随后 AI 数据中心的建设，完整的芯片堆叠才真正获得发展势头。从那时起，人们的重点就一直放在功耗和性能的大幅提升上，而实现这一目标的最佳方法是分解 SoC，并行处理大量计算元件，并减少信号在不同处理元件和存储器之间来回传输时遇到的距离、电阻和电容。

垂直优势

这些目标显而易见，但实现这些目标所需的一些技术仍在开发中。正因如此，所有晶圆代工厂都宣布计划在未来几年内分别投入约 1000 亿美元，实现 3D-IC 的量产。许多问题亟待解决，其中大多数问题需要提前解决，并在硅片上进行验证，才能最终实现。从技术或经济角度来看，仅仅依靠平面微缩的功耗、性能和面积/成本优势已远远不够。

台积电业务发展和全球销售高级副总裁张凯文表示：“晶体管技术和先进的封装集成必须齐头并进，才能为我们的客户提供完整的产品级解决方案。3D 结构技术组合对我们来说非常重要。”

众所周知，平面片上系统 (SoC) 中的信号传输速度比某些系统级封装 (SoC) 中不同芯片之间的信号传输速度更快。然而，尽管数字晶体管仍在不断扩展，但 SRAM 和线路却无法扩展。在最先进的节点上，将所有组件封装到单个光罩大小的芯片上通常会导致良率低下，并显著降低首次硅片成功率。

为了应对这一挑战，系统公司和领先的处理器供应商已开始分解SoC，并将其转化为采用先进封装的芯片集。小型、功能集中的芯片集比大型SoC的良率更高，而且每个芯片集的设计成本更低。而且，理论上，为了提升性能，可以无限地将芯片集组装到定制封装中。

然而，当数据需要在内存和处理元件之间来回移动时，这些多芯片组件的性能会急剧下降。这就是众所周知的内存墙，它与距离和信号在电线上传输的速度有关。高带宽内存(HBM) 对 L3 缓存来说已经足够好了。它比标准 DRAM 快得多，因为它的通道更宽（HBM4 有 2,048 个通道），有助于降低电阻和电容。但 SRAM 仍然更快，使其成为 L1 和 L2 缓存的首选内存。SRAM 通常配置六个晶体管，与使用一个晶体管和一个电容器的 DRAM 相比，这大大提高了访问速度。需要使用电容器来解决电荷泄漏问题，这种泄漏有时会在 DRAM 发热时自发发生。

混合方法有所帮助，堆叠更多层HBM也同样有效。三星、SK 海力士和美光是仅有的几家生产 HBM 的公司。三星以此为跳板，开始针对特定工作负载定制 HBM。但最佳解决方案是 HBM 和 SRAM 的结合，而代工厂最新的路线图展示了不同存储器的复杂组合，其互连间距非常紧密，以促进数据移动。

英特尔最新的架构显示，14A 逻辑层直接堆叠在 SRAM 层上方。

图 1：英特尔的 3D-IC 概念，其中 14A 芯片组封装在 SRAM 之上，并通过 EMIB 桥接技术将其连接到 I/O，并被 HBM 包围，用于 L3 缓存

“大家都在谈论内存墙，”英特尔代工高级副总裁兼总经理 Kevin O'Buckley 表示。“随着我们不断扩展越来越多的核心，并推动计算性能不断提升，保证‘巨兽’的正常运行是当务之急。3D 技术就是一个例子，它让我们能够将芯片的大部分区域用于 SRAM，而无需牺牲所有区域来满足仍然需要的计算需求。”

然而，这种方法需要一种完全不同的芯片组装方式。逻辑叠加技术也是如此，这种技术多年来一直在酝酿，但由于散热问题而基本被搁置。其目标是通过增加另一层处理元件和存储器，使晶体管密度翻倍，并使它们像一个单一系统一样运行。

台积电的张忠谋表示：“我们从面对面集成开始，将两个芯片连接在一起。我们也在开发面对面集成技术，使客户能够最大限度地提高两个芯片之间的互连密度。如果我们将芯片堆叠在一起，你会发现超键合间距会继续从 9 微米缩小到 6 微米，然后一路缩小到 5 微米及以下。这种集成将采用面对面和面对面两种方式，以满足不同的应用需求。”

图2：台积电3D IC路线图展示了不同的集成策略

在去年春季的一次演示中，三星代工业务开发副总裁 Taejoong Song 展示了一份路线图，该路线图以逻辑叠层技术 (LCOE) 为特色，将 2 纳米 (SF2) 芯片与 4 纳米 (SF4X) 芯片组合在一起，两者均安装在另一个基板上。这本质上是一个 2.5D 封装（有时也称为 3.5D）上的 3D-IC。Song 表示，该代工厂将从 2027 年开始在 SF2P 上堆叠 SF1.4。

图 3：三星 3D IC 路线图

垂直限制

无论布局如何，散热仍然是最大的挑战，也是3D集成电路进展缓慢的最常见原因。自那时起，情况发生了很大变化，处于领先地位的芯片制造商对性能和功率的需求需要齐心协力来解决这个问题。

虽然这项技术的具体交付日期尚不明确，但三家代工厂目前都在其路线图上显著展示了3D-IC。该解决方案至少有一部分可能是将最新节点开发的逻辑与N -1或N -2相结合。但其目标是更紧密的集成，使其能够像一个系统一样运行，并通过高速接口连接到已从平面SoC中剥离的其他关键组件。

过去几年中，出现了多种消除滞留热量的解决方案，但并非所有方案都已准备好进行量产。其中包括：

导热通孔。硅通孔可用于将热量直接从处理元件传导至封装外部的散热器。这里的挑战在于确定这些“微型烟囱”的数量和位置，因为不同的工作负载会产生不同的热梯度。

蒸汽帽。这种方法的工作原理类似于蒸发式（又称沼泽式）冷却器。当气体流过湿垫时，它会吸收液体，然后蒸发，将部分热量转移到外部散热器。这种方法的初步实验失败了，因为目标设备是手机，而手机会不断移动和震动。但在数据中心，服务器机架在使用时是固定的，这使得这种方法更可行，而且相对便宜。

微流体技术。这一理念可以追溯到20世纪80年代，当时大型机需要水冷。（现在某些系统再次可选配水冷，但并非必须使用水冷）。这使得升级变得困难，而且像所有管道一样，有时会发生泄漏。当风冷小型计算机和装满PC服务器刀片的机架安装完成后，许多客户认为这是一个巨大的优势。但随着晶体管密度的提高和工作负载的增加，液体在微小通道中的流动再次成为人们积极研究的对象。

热界面材料。这些材料以垫片、膏体和固体材料（以及最近的碳纳米管）的形式出现，导热效果良好，但价格昂贵，且相对缺乏长期测试。业界仍在努力确定最佳材料，以及以何种组合方式使用，从而实现规模经济。

浸没。虽然听起来违反直觉，但电子设备可以浸入惰性液体而不会引起短路。这里的挑战在于可重复使用性、可持续性和成本。

数据驱动的设计

多芯片组件中晶体管数量的增加也会加剧布线拥堵。先进的布局布线工具虽然能够实现大部分自动化，但却无法解决所有晶体管的供电问题，而这对于维持性能至关重要。正因如此，三大代工厂都已经开发或正在开发背面供电 (BPD) 技术：

英特尔的 PowerVia BPD 将在今年 18A 节点中搭配 RibbonFET 纳米片晶体管；

台积电将于 2026 年下半年推出搭载 A16 节点的 Super Power Rail BPD，

三星将于 2027 年开始在 2nm 节点提供 SF2Z BPD。

将电源传输网络移至芯片外部，缩短了电源传输距离，并使信号在芯片内部各个金属层间的传输更加简单。因此，现在布线不再需要复杂的布线，而是变得更加简单，尤其是在那些布满硅通孔并通过混合键合连接的芯片之间。

Cadence高级产品总监 Mick Posner 表示：“你有能力在芯片之间安装成千上万个 TSV。这很棒，但它们每比特都需要 0.003 皮焦耳，这个数字非常小。但是，当你把它们全部塞进 1 平方毫米的空间时，积少成多。你需要进行热点分析，管理功耗以及计算密集型芯片的其他任务将是一个挑战。功率密度已经很高了，我们已经看到热膨胀会导致芯片堆叠破裂。挑战很多。但也要考虑性能提升的能力。既然宽度有限，现在必须往上走。那么，为什么不建一座摩天大楼呢？”

这是基本思路。然而，要充分发挥芯片堆叠的优势，这些层需要变得更薄，以缩短信号传输距离。此外，并非所有层都需要堆叠。例如，HBM 可以设计为环绕 3D-IC 逻辑堆栈，并与 I/O 和其他内存进行高速连接。

为了真正加快速度，其中一些连接可能会采用光接口和共封装光学器件。所有主要的代工厂都将共封装光学器件纳入其发展规划，因为光能够以极快的速度传输数据，同时功耗和热量积聚更低。

图 4：台积电计划将共封装光学器件与其 3D-IC 模型相结合

图 5：英特尔的光学路线图

英特尔芯片代工业务首席技术与运营官兼总经理 Naga Chandrasekaran 在最近的一次演讲中表示：“光互连相比传统的电气 I/O 具有显著优势。就海岸线密度提升而言，它在带宽、延迟和能效方面均有优势。当我们能够将光互连提升到芯片到芯片的水平，并结合英特尔先进的封装能力时，该解决方案将在我们扩展和扩展基于 AI 的解决方案方面带来显著优势。它将提供更密集、更先进的互连能力。此外，在计算领域，通过采用共封装光学解决方案，我们可以提供更低的延迟和更高的吞吐量。”

与3D-IC中的大多数问题一样，这比听起来更难。首先，光不会绕过拐角，所以波导不能有任何直角。它们还需要光滑，因为任何粗糙度都会产生与电互连中线边缘粗糙度相同的效果。此外，光会对热产生反应，在不可预测的工作负载下，可能会导致其偏移幅度超出预期。

“如今，计算系统并非仅仅包含在一块主板上，”英特尔的 O'Buckley 说道。“在大多数情况下，它甚至不在机架中。如果你观察一下当今地球上一些最大的系统公司正在做的事情，比如超大规模计算公司或 NVIDIA 正在开发的 AI 系统，就会发现连接性与计算能力同等重要，它们能够扩展性能指标。铜缆几代以来一直是我们行业的支柱，而光纤则是连接城镇的纽带。现在，光纤技术允许太比特级的带宽在机架之间一致地传输，这一点至关重要。这种连接过去是在交换机级别进行的。但由于这些系统对一致性和延迟的要求，我们现在正在讨论将光纤直接连接到计算集群，而不是通过交换机。毫无疑问，这正是行业的发展方向。”

至少部分解决方案是智能放置光学元件。“这很大程度上取决于激光源的位置，”奥巴克利说。“目前光学领域的一些创新在于，像多路复用这样的元件往往对温度不太敏感。你可以把它们放在离计算点很近的地方。然后，对于激光源和一些传感设备，你可以把它们移得稍远一些。以这种方式布置一些光学元件可以让你在某种程度上分解激光，而这正是一些公司正在选择的做法。”

台积电的张勇表示，光子技术也可以用来降低芯片的发热量。“在不久的将来，我们将看到客户使用集成硅光子技术来传输信号，实现芯片间的连接。我们都知道，就信号传输而言，光子的效率远高于电子。电子在计算方面非常出色，但就信号传输而言，光子更胜一筹。”

张教授表示，另一个关键选择是集成稳压器，这将进一步提高电源效率。“这非常重要，因为客户或未来的AI产品希望将多个逻辑电路和多个HBM集成在一起。这些电路会消耗大量电力。看看今天的先进AI加速器，功耗动辄就达到1000瓦。未来功耗将达到几千瓦。将电源集成到这样的封装中非常困难，因此集成稳压器可以降低电流需求，因为引脚数量有限。你不可能直接输入那么多电流。”

这反过来又降低了封装内的整体热量。

工艺微缩

这听起来可能有点违反直觉，但要最大限度地发挥3D-IC的性能优势，就需要持续的工艺微缩。原因并非在于晶体管的性能——尽管芯片制造商当然可以充分利用这一点——而在于动态功率密度。更小的晶体管更节能，有助于减少发热量，降低大型数据中心的能源成本。此外，从鳍式场效应晶体管（FinFET）到环栅场效应晶体管（Gate-All-Around FET）的转变减少了静态漏电，静态漏电也会产生热量，这些热量可能会被困在封装中。

以台积电即将推出的A14节点为例，这是该代工厂继2纳米之后的下一个完整节点。张教授表示：“与我们上一代产品相比，A14的微缩优势非常显著。它的速度提升高达15%，功耗降低30%，逻辑密度提升了1.23倍。整体芯片密度至少提升了1.2倍，所以这是一项非常非常有效的技术。该技术还采用了NanoFlex Pro技术。这实际上是设计技术协同优化的成果，使设计人员能够以非常灵活的方式设计产品，以实现最佳的功耗和性能优势。这项技术将于2028年投入生产。”

张指出，该节点的第一个版本将不包括背面供电，直到 2029 年的第二个 A14 版本才会添加。

图6：台积电的工艺路线图

图 7：英特尔的工艺路线图

图 8：三星的工艺路线图

当然，尺寸缩小仍然存在一些常见问题。更薄的电介质可能会更快地损坏，从而导致串扰和其他潜在的信号干扰。3D-IC 堆栈中更薄的芯片也存在同样的问题，它会失去更厚基板的绝缘性能，并加速 TDDB。这些问题将对行业设计和组装这些设备的方式产生重大影响，使布线更加复杂，需要进行更多的模拟、仿真、验证和调试工作。

新思科技总裁兼首席执行官萨辛·加齐 (Sassine Ghazi)在最近的一次演讲中表示：“3D-IC 是将晶体管数量扩展到数千亿乃至数万亿的唯一途径。但一旦开始扩展到这种复杂程度，实现性能或功耗目标的唯一方法就是提高互连层的效率，并高效地构建多裸片系统。裸片可能来自不同的工艺技术，甚至不同的代工厂。您必须验证并确认架构才能交付这种先进的封装。”

未来应用

3D-IC 的初期应用将集中在 AI 数据中心内部，但一旦工艺完善、问题得到解决，这种方法将能够更广泛地应用，并实现更有针对性的组件组合。所有应用是否都需要完整的 3D-IC，还是只需要部分核心技术，仍有待确定。尽管如此，堆叠芯片中正在解决的技术问题将具有广泛的应用前景。

“我们认为移动创新空间巨大，”台积电的张勇表示。“我们认为未来能促进业务增长的一个设备是增强现实眼镜。这种眼镜透明、体积小巧，可以全天佩戴。为了实现一整天的电池续航和强大的计算能力，你真的需要先进的硅片。你需要大量的传感设备。你需要连接性，所以需要大量的硅片。”

他说，人形机器人也是如此。“汽车行业想要实现自动驾驶。你可以把汽车看作仅仅是制造机器人的第一步。汽车就是一个简单的机器人，它只是把你从A地带到B地。但在未来，如果你真的想要一个机器人能够与人类互动，帮助你完成日常琐事，甚至处理很多人类不想做的事情，你就需要制造这些所谓的人形机器人。如果你深入这些机器人的内部，你会看到大量的硅片。首先，你需要拥有智能。你需要拥有良好的人工智能能力。你需要先进的硅片来驱动智能。你还需要拥有良好的传感能力和强大的功率输出。你还需要大量的集成控制器来提供在不同条件下运行的能力。”

图 9：人形机器人的硅片要求

结论

不同的代工厂在开发3D-IC所需的所有必要部件方面处于不同的阶段。没有一家代工厂能够一次性解决所有这些问题，而且如今芯片行业的包容度有所提高。随着供应链中地缘政治的持续干扰，芯片制造商正在寻找多种来源和多种技术选择。

西门子EDA首席执行官Mike Ellow表示：“我们同时面临着挑战、机遇和困境。我们如何才能引导早期工程师和职业工程师，让他们能够完成必须交付的众多新设计，并拥有所需的硅片？世界依赖于一个具有弹性、稳健、分布式先进节点硅片供应链。除此之外，我们还需要一套融合人工智能的技术，将更广泛的生态系统连接在一起，从而支持所有设计内容的创建。”

https://semiengineering.com/three-way-race-to-3d-ics/

半导体精品公众号推荐

专注半导体领域更多原创内容

关注全球半导体产业动向与趋势

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4025期内容，欢迎关注。

『半导体第一垂直媒体』

实时 专业 原创 深度

公众号ID：icbank

喜欢我们的内容就点“在看”分享给小伙伴哦