2nm以下的芯片技术，巨头秀肌肉

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半导体行业并非一夜之间就能取得突破。它建立在巨大的飞跃进步之上，年复一年地不断进步，其速度可能比历史上任何其他行业都要快。国际电子设备制造会议 IEDM 是芯片制造商展示这一进步的关键场所之一。论文主题包括商业相关的、最终可能相关的，以及可能不会相关的但无论如何都是有趣的技术。

对于逻辑：台积电的 N2 工艺、包括三星和其他公司的 2D 材料、CFET 的进步，以及英特尔将硅沟道扩展到超出人们想象的可能范围。专家小组表示，尽管会议取得了令人瞩目的进展，但这还不足以跟上人工智能的步伐。

对于内存：一个重点是内存计算，这是解决人工智能内存墙的潜在长期解决方案。Meta 展示了一种独特的 3D 堆叠内存实现。先进封装引起了广泛关注。这是有道理的，因为封装现在是推动计算扩展的关键途径——我们将讨论英特尔的新 EMIB-T 2.5D 技术和台积电的下一代 SoIC 3D 混合键合产品。

我们还将详细介绍今年未出席的一些著名公司和技术以及原因。

台积电 N2

台积电是先进逻辑领域的领头羊。他们的一个关键优势是卓越的工艺技术。他们的第一个 GAA 工艺节点 N2 看起来将延续这一趋势。由于占据了最佳展示时段，在主题演讲后最大的大厅里，他们大多对该节点进行了胜利式的介绍，但也透露了一些有趣的细节。

对于晶体管，性能声明与之前的报道一致——15% 的速度或 30% 的功率和 >1.15 倍的密度缩放。有六个阈值电压级别（V t是将晶体管“导通”所需的电压），值得注意的是，对于全栅晶体管 (GAAFET) 来说，V t调整比 finFET 更困难。阈值电压选项菜单可帮助芯片设计人员优化性能和功率：逻辑核心可能使用低 V t晶体管来实现高速，而 I/O 等外围功能则受益于更高的 V t以最大限度地降低功耗（通常，低 V t意味着晶体管可以更快地切换，但也有更大的电流泄漏，即高性能但高功率。高 V t则相反）。

为了实现不同的阈值电压，必须以精细的控制方式沉积介电材料，使其厚度不同，此外，还有一个挑战，即栅极沟道的底部没有直接的视线。这是 GAA 与 finFET 工艺中原子层沉积 (ALD) 使用增加的关键驱动因素之一。

在现代逻辑的扩展中，互连与晶体管本身同样重要，而台积电在这方面表现出了真正的进步。栅极触点（Gate contacts）现在是无障碍钨（barrier-less tungsten），几乎肯定使用 AMAT Endura 集群，该集群具有预清洁、PVD W 衬垫（liner）和 CVD W 填充室（fill chambers ），所有这些都在连续真空中进行。虽然 AMAT 在 IEDM 2023 上的演示声称电阻率降低了 40%，但台积电在实践中显示 RC（电阻和电容）降低了 55%。这直接转化为性能提升：在环形振荡器测试车辆中提升了 6% 以上。

最后，我们来看一下金属层中 RC（电阻和电容）的减少情况。在单次图案化 ArFi 层中，“workhorse”金属和通孔的 RC 分别减少了 19% 和 25%。我们怀疑更好的介电材料是驱动因素。更令人印象深刻的是，优化的 M1（金属层 1，第二低，因此非常密集）图案化方案节省了多个 EUV 掩模，并将该层的电容降低了 50%！细节是个谜——以下是所有侦探的完整引述：

采用新颖的 1P1E EUV 图案优化的 M1 可使标准单元电容减少近 10%，并节省多个 EUV 掩模。

我们之前说过，过去十年是光刻的十年，而即将到来的十年是材料的十年。N2 的细节证明了这一点：材料创新推动了性能提升，而关键层的 EUV 掩模则减少了。

值得注意的是，英特尔、三星和 Rapidus 没有展示其竞争性“2nm”GAA 节点，除了Rapidus 发表了一篇关于阈值电压调整的论文外，这可能表明他们在这些工艺节点方面缺乏成熟度。

CFET

现在，GAA 已接近大批量生产，CFET 将成为新的“下一个大事件”。但要点是，与传统的并排(side-by-side)配置相比，将 PMOS 和 NMOS 晶体管堆叠在一起可实现约 1.5 倍的缩放。

集成是关键挑战。前端线路（晶体管）堆叠高度加倍，必须在不破坏下方晶体管的情况下构建第二个晶体管，并且即使没有信号，也需要直接背面接触来提供电源。

IMEC 展示了一个概念性的 4T CFET 单元，该单元通过共享轨道将顶部和底部晶体管与背面电源输送网络 (BSPDN) 连接起来。

本文的重点是降低源极/漏极接触的工艺复杂性。构建低电阻接触是提高性能的关键，但考虑到连接 CFET 中底部和顶部器件所需的高纵横比，构建低电阻接触非常困难。IMEC 的解决方案是共享的“中间布线墙”(Middle Routing Wall)，它位于每个 N+PMOS 堆栈的一侧，根据需要连接到源极和漏极。这样的“墙”或轨道比通孔更易于构建，因此可以实现更好的质量、性能等。这还有待证实，因为本文仅模拟了集成流程。下一步可能是真正构建这些设备。

三星和 IBM 展示了一种新颖的“阶梯式”(stepped)方法，在底部 NFET 中使用 2 个宽沟道，在顶部 PFET 中使用 3 个较窄的沟道。这允许在形成接触时直接看到底部沟道，这意味着更容易实现高质量，从而获得更好的性能。

但这可能要付出扩展代价。该论文认为阶梯式设计并不比背面接触 + 通孔连接底部 FET 和信号更差。这可能是真的，但不是正确的基准。共享电源墙（如 IMEC 的方法）或背面的本地信号布线是更好的比较对象，而阶梯式设计及其更宽的沟道在扩展方面比这两者都更差。

台积电再次成为行业佼佼者。他们展示了一个可以工作的 CFET 反相器（inverter），这意味着底部 pFET 和顶部 nFET 连接在一起形成一个基本逻辑门。这是在工业化工艺集成路线图上领先其他公司一大步。最重要的是，他们有一种在顶部和底部 FET 之间形成局部互连的工作方法。这是 imec 在模拟中解决的问题，但台积电已经在真正的硅片上解决了这个问题。虽然可能是精心挑选的，但晶体管性能已经非常好了——表明局部互连和接触质量很好。高纵横比和严格的对准要求将是实现大批量生产的主要挑战。

今年，英特尔没有展示任何 CFET 相关的工作，但是前几年他们是有相关进展的，可能只是选择今年不展示。

存储

内存领域最热门的话题显然是 HBM。不幸的是，目前它的商业相关性太高，所以没有一家公司会在会议论文中提供详细信息。IEDM 的重点是内存计算。

这是解决内存瓶颈的一大类潜在解决方案。目标是减少数据移动开销，而这正是当前架构中浪费的大部分能源和时间的原因。虽然减少要移动的数据量（降低精度、改进算法等）或增加内存带宽 (HBM) 可以有所帮助，但理想的解决方案可能是将计算尽可能靠近内存 - 内存计算。

SK Hynix 展示了一种被他们称为 AiM（即“内存加速器”Accelerator in Memory）的架构。他们构建了一个演示器，将 GDDR6 与每个存储体相邻的处理单元结合在一起。

结果是每 GB 的内存带宽比 HBM 高两个数量级：

由于大多数现代 AI 用例都受内存限制，因此这将带来显著的性能提升。使用内存加速器 (AiM) 设备存在重大障碍，主要是缺乏灵活性。杀手级应用可能是用于 AR/VR 的设备 AI。手部跟踪等延迟敏感任务必须在设备上完成。

Meta的三维堆叠内存

Meta 展示了在计算机上使用 3D 封装的 SRAM 或 DRAM（这实际上是近内存计算）的结果，以及用于 VR 应用的理论内存计算加速器。

3D 堆叠 SRAM 消除了对片外（off-chip ）内存访问的需求，可将延迟和能耗降低 40%。优化的 SRAM + DRAM 组合效果更佳。拟议的 CIM 设计采用逻辑 + 内存宏阵列，可实现现有加速器的两倍能效。

虽然理论和测试的结果看起来很棒，但商业化仍面临一些障碍。首先，大多数 CIM 架构的可靠性和准确性比当前的计算 + 内存范式更差。例如，使用 DRAM 单元和外围设备执行简单逻辑运算的方案具有较高的错误率。DRAM（或许多其他内存类型）和逻辑的制造从根本上是不同的，并且不兼容。考虑 DRAM 退火的热预算：它可能是 600°C 和数小时，远远超出了先进逻辑设备可以承受的范围。

第二是成本。即使是 Meta 所展示的混合绑定的近内存计算也具有挑战性。目前市场上唯一使用内存与逻辑混合绑定的主要产品 AMD 的 X3D CPU 并不是最大的产量或利润。使用 DRAM 组进行计算的方法需要更复杂的内存控制器。而共同制造方案很复杂——可能需要内存和逻辑专用工具。尽管如此，人工智能加速器的需求证明比传统计算更昂贵的解决方案是合理的。CIM 将继续看到对可行产品的更多努力。

先进封装

即使是在一个可能专注于设备的会议（国际电子设备会议）上，先进封装也备受关注。这是有道理的，因为它确实是计算扩展的新前沿。

英特尔 EMIB-T

英特尔非正式地宣布了其 EMIB（嵌入式多芯片互连桥）2.5D 封装技术的新变体 EMIB-T。T 表示添加了 TSV（硅通孔）。EMIB 是英特尔对使用硅中介层封装的称呼：嵌入有机基板的无源芯片。硅中介层中的互连密度可以达到传统基板的两倍（或更多），这意味着整体封装性能可以更高。

原始 EMIB 技术声称具有成本优势，特别是因为它不使用制造成本相对较高的 TSV。这意味着一些信号和电源必须绕过中介层。TSV 应该能够灵活地通过中介层路由任何或所有信号和电源。而且随着 TSV 的成熟，制造成本也变得更低。英特尔的 EMIB-T 目标市场是复杂的异构封装，这些封装同时使用 2.5D/EMIB 和 3D/Foveros，以提供超出光罩极限尺寸的广泛互连密度。HPC 是这里最重要的应用。

台积电 SoIC

台积电更新了其 SoIC 3D 封装技术。虽然从技术上讲，他们在混合键合方面并不是行业领导者（索尼的 CMOS 图像传感器的键合间距小于 4 µm，很快会小于 1 µm），但他们在先进逻辑方面处于领先地位。新一代 TSV 互连间距似乎小于 15 µm。相比之下，英特尔的 Foveros 间距约为 25 µm。由于密度和性能与互连间距的平方成正比，因此与上一代 SoIC 相比，差距非常明显：

Nvidia 系统 GPU 协同优化

Nvidia 就 GPU 的系统协同优化发表了精彩演讲。尽管该行业受指数“定律”驱动——模型缩放、晶体管密度/成本、计算能量等——但作者指出了另一个在很大程度上被忽视的定律：缺陷密度。

显然，缺陷必须以与晶体管和互连相当的速度扩展，否则产量实际上将降至零。但在上下文中，这意味着缺陷率低于每万亿个通孔或触点中的一个！

这是整个供应链卓越表现的结果——芯片制造商优化了工艺和工厂运营，工具供应商在提高工具性能的同时降低了缺陷率，材料供应商测量和控制污染度达到万亿分之一甚至更低，等等。细节是严格保密的，但结果值得赞赏。

美光的 NVDRAM 是另一个引人注目的缺席。去年的论文引起了轰动，其性能与 DRAM 类似，但非易失性保留优于典型的 NAND。成本和可扩展性是潜在的问题，这可能已经证实了……该技术尚未产品化，今年也没有在 IEDM 上展示。

2D 材料

2D 材料有望取代硅晶体管沟道。回想一下，沟道在晶体管的源极和漏极之间传导电流，传导由接触或环绕沟道的栅极控制。在硅中，沟道长度（通常称为栅极长度或 LG）低于 ~10nm 被认为是不切实际的，因为漏电流太高 - 晶体管效率低下且难以关闭。

由 2D 材料构成的沟道更易于控制，并且不易受到导致 Si 中泄漏的机制的影响。由于尖端器件的栅极长度已经达到 10-20nm，2D 材料在 2030 年代的许多路线图中占有一席之地。

它们还远未达到商业化水平。英特尔的一篇论文将主要挑战概括为三类：

• 材料生长

• 掺杂和接触形成

• 环绕栅极 (GAA) 堆叠/高 K 金属栅极

掺杂和接触形成包括掺杂，以形成晶体管有源源极和漏极区域，以及接触以形成与上方金属互连层的低电阻连接。GAA 堆栈需要在 2D 沟道周围沉积多层材料，以形成控制晶体管的栅极。在去年对 2D 沟道材料进行整合之后（N 型器件为MoS 2 ，P 型器件为 WSe 2），掺杂、接触和栅极形成方面取得了进展：

台积电展示了用于 P 型器件的触点。这填补了一个缺失的部分，因为之前已经展示了用于 N 型晶体管的触点，但没有展示用于 P 型晶体管的触点。触点是从金属互连（布线）层到晶体管源极、漏极或栅极的电连接。触点性能的一个关键部分是电阻，尤其是在数十纳米的现代器件尺寸中。挑战在于源极和漏极由半导体材料制成 - 传统上是硅或这里的 2D 材料（在本例中为 WSe 2） - 具有高电阻。将互连金属直接沉积在源极或漏极上方将在界面处形成高电阻肖特基势垒。金属与硅的粘附性通常也很差。

Si 的常见解决方案是硅化，这是一种沉积 + 退火工艺，可在 Si 源极或漏极区域顶部形成高导电性硅化物（例如 NiSi）。然后可以在硅化物上构建金属互连，以完成从有源源极/漏极到电路布线的低电阻连接。

由于不含 Si，因此无法对 2D 材料进行硅化。首选的解决方案是退化掺杂：将特定杂质引入 2D 材料结构，使其从半导体变为导体。实际上，很难对 WSe 2进行掺杂：晶格很容易被破坏，并且在整个过程中实现均匀的掺杂剂分布具有挑战性。但该论文的作者做到了。接触是现代逻辑过程面临的最困难的挑战之一，为 2D 材料找到可行的前进道路是一大进步。

栅极氧化物是商业化 2D 材料的另一个关键挑战。

正如台积电 N2 论文所述，栅极氧化物的质量决定了晶体管的控制能力。如果你不能很好地控制晶体管，你就没有可行的逻辑流程。英特尔展示了高质量栅极氧化物的形成，从而产生了控制良好的晶体管。DIBL 和亚阈值摆幅很低（分别意味着低泄漏和从关断到导通的急剧转变），最大漏极电流很高——所有这些都表明静电控制良好。这里的主要创新似乎是工艺优化，特别是对于预清洁和氧化物沉积工艺。

尽管在掺杂、接触和栅极形成方面取得了进展，但 2D 材料生长方面仍缺乏进展。我们在去年的综述中写道：“生长是 2D材料的根本问题。”大多数现有研究都使用转移——材料在蓝宝石基板上生长，然后机械转移到硅晶片上。但这是一种实验室技术，无法大规模生产。在 12 英寸硅晶片上直接生长是最有可能实现商业化的途径。

这方面的最新进展似乎停滞不前。三星使用 8 英寸测试平台展示了晶圆上的生长。但材料无法很好地粘附在晶圆上。解决方案是在每个晶体的边缘制造“夹子”，以便在后续工艺步骤中将其固定住。展示了功能晶体管，尽管采用的是顶部和底部栅极而不是 GAA 结构。但该工艺无法扩展。测试设备的沟道长度为 500nm – 大了两个数量级。如果每个沟道都需要夹子，则占用的空间会抵消缩短沟道带来的任何扩展优势。真正的需求是在整个晶圆上生长高质量材料，而无需辅助结构。

台积电展示了一款完整的 2D FET 反相器——N 型和 P 型晶体管连接在一起形成一个基本逻辑块。这似乎是一项集成探索研究，因为器件本身是平面的，而不是环绕栅极的，而且比所需的尺寸大一个或两个数量级，进而发现了一些有趣的结果。

首先，尝试使用 WSe 2制作 N 型和 P 型晶体管的同质器件。大多数研究采用异质方法，NMOS 使用 MoS 2沟道。两种晶体管使用同一种材料将带来巨大的成本优势，因为可以节省大量昂贵的工艺步骤，但台积电发现 WSe 2 NFET 的性能非常差，与 PFET 不匹配。

其次，使用标准湿法处理会影响现有的 PFET。在 PFET 有源区域上进行的图案化步骤使用了典型的湿法化学——光刻胶、蚀刻等。通常，这不会对底层设备性能造成影响。这是一个标准且易于理解的过程。令人惊讶的是，在这种情况下，它导致阈值电压（打开晶体管所需的电压）发生显著变化。这是不直观的，表明随着研究朝着更复杂的 2D 材料集成方向发展，可能会出现更多惊喜。

要实现大批量生产还有很长的路要走。目前最先进的技术几乎无法在相当短的沟道长度下生产出一个好的晶体管。这必须扩大到每片晶圆至少数十亿个晶体管，然后每年扩大到 100,000 片晶圆或更多。这至少是 15 个数量级！

英特尔6nm门长(Gate Length）

对于 2D 材料来说，更糟糕的是，理论上硅的最小栅极长度为 10nm 的说法已被证明是错误的。英特尔展示了栅极长度仅为 6nm 的单带 GAA 晶体管。

10nm 以下有许多被认为是阻碍的挑战，其中最有趣的是量子隧穿（quantum tunneling）。在如此极端的规模下，电子或空穴“隧穿”晶体管栅极所呈现的能量屏障的概率不为零。尽管没有足够的能量来克服屏障，但它们还是会穿过它——结果是电荷通过晶体管泄漏。用漏电晶体管制造的芯片效率低下且容易出错。

英特尔的结果证明这种量子隧穿效应是可以减轻的。该设备的性能虽然不完美，但已经非常好了，并且很可能可以得到足够的改进以实现大批量商业化。亚阈值摆幅（测量晶体管对栅极电压变化的响应程度，即晶体管打开和关闭的难易程度）已经接近理论室温下最低值 60 mV/V。DIBL（漏极感应屏障泄漏，这种影响会随着沟道变短而恶化）大约是台积电 N2 工艺的两倍。它需要改进，但对于研发来说是一个好结果。

这一结果很可能使二维材料在路线图上的位置更加靠后。除非别无选择，否则芯片制造商不会冒险采用一种新的复杂技术。

专家小组总结：需要突破

计算设备的持续进步无疑是令人惊叹的，但这还不够。如果没有底层设备技术的进步，计算需求和为其提供动力的能源的指数增长是不可持续的。

斯坦福大学的 Tom Lee 教授绘制了以目前的增长率计算的 150 年内的能源需求。这需要很大的推断空间，但它证明必须做出改变。按照目前的增长率，2050 年的人工智能计算能量将需要从太阳到地球的每个光子。100 年后，我们将需要捕获太阳发射的每一个光子，仅此而已。IEDM 专家组建议，我们需要在半导体器件方面取得突破，而不是建造戴森球。

晚会最后，大家号召大家行动起来。设备方面的常规进步已经不够了。李教授表示，在所有“人工智能指数”中，能源将成为制约因素。而且“我们无法用直线型的剑和棍棒打败指数型的敌人。”

https://semianalysis.com/2025/02/05/iedm2024/

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