UCIe 3.0来了：Chiplet互连速度翻倍

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来源：内容来自 nextplatform

随着云计算、高性能计算（HPC）以及如今的人工智能（AI）推动企业计算不断发展，再加上半导体设计与制造相关的技术挑战和成本持续增加，对Chiplet（小芯片）架构的需求也在不断上升。

过去几年，英特尔、AMD等系统级芯片（SoC）制造商一直在不断增强其Chiplet能力，将更小、可复用的小芯片以模块化架构组合在一起，以提升效率、灵活性和定制化能力。不过，这些基于Chiplet的半导体目前仍依赖各自厂商的专有互连技术来实现连接。

Universal Chiplet Interconnect Express（UCIe）联盟于2022年成立，由英特尔、AMD、高通、台积电（TSMC）等半导体公司，以及Google Cloud、Meta、微软等超大规模云厂商共同推动。该联盟的目标是制定一套标准化的互连规范，使不同厂商、不同晶圆厂生产、不同功能的小芯片能够在单一封装中协同工作，从而实现更高的灵活性、效率和定制化。当年，UCIe 1.0规范便同步发布。

本周，UCIe联盟（现已拥有140多名成员）推出了开放式Chiplet标准的3.0版本，在功耗效率与管理方面做了多项增强，并保持向后兼容。但最引人关注的是性能提升——新规范支持48 GT/s和64 GT/s的数据速率，是一年前发布的UCIe 2.0（32 GT/s带宽）的两倍。

这种性能提升，旨在满足联盟所称的“对高带宽永无止境的需求”，特别是在AI、HPC和数据分析等快速扩张的领域中，这些领域的封装可用互连边界长度（即芯片间连接的物理边缘长度）十分有限。

数据速率的翻倍适用于UCIe-S（2D标准封装）和UCIe-A（2.5D先进封装）设计。诸如AI等应用需要在有限的互连边界长度内获得越来越高的吞吐量。

“在很多应用中，我们都受到封装互连边界的限制，这在AI和HPC领域尤为突出，但其他领域也紧随其后。”

英特尔资深院士、UCIe联盟主席Debendra Das Sharma在接受The Next Platform采访时表示，“你需要更高的线性带宽密度。换句话说，你必须在给定的互连边界长度上提供更多带宽，因为芯片尺寸不会仅仅为了带宽需求而改变——它可能因其他原因改变，但不会为了芯片间带宽而变。这就是我们把数据速率从32 Gb/s提升到48 Gb/s甚至64 Gb/s的原因。”

Das Sharmas 表示，3D设计方面并没有变化。

“它仍然是非常低的频率，因为在较低凸点密度下，我们已经拥有非常高的带宽——每平方毫米数百TB/s，甚至多到用不完，因此在3D侧不需要提升，这样可以非常节能。而在2D和2.5D封装中，则确实需要在固定的互连边界长度内提供更高带宽。”

提升数据速率的关键是保持3.0版本与之前版本的向后兼容。

联盟在白皮书中写道：“这是至关重要的，因为它确保了现有系统和基础设施能够无缝集成新标准。该规范保留了现有的边带、有效信号、时钟跟踪、数据、训练和信令协议，为系统设计人员和开发人员提供平滑的过渡，并确保与前几代规范设计的小芯片互操作。”

随着标准适用范围的扩大，这一点也尤为重要。虽然UCIe在数据中心、HPC和AI系统中的应用已广为人知，但它将具有普遍性。

Das Sharma说：“如今，一切都是Chiplet架构，这无关领域。你看看手持设备或PC，它们都是由Chiplet构建的。UCIe跨越所有领域，汽车也是一个重要应用。我们认为它就像PCIe（今年6月也迎来了速度升级）一样，只不过PCIe是板级互连，而UCIe可以从手持设备一直用到数据中心。比如UCIe-A更适合高端小芯片，比如AI应用；而手持设备没有这种带宽需求，所以我们有2D封装。这是一个我们想要覆盖的完整计算连续体。”

这个连续体还包括数字信号处理器（DSP）以及无线基础设施、雷达系统等应用。

“当然，我们希望进入AI、HPC和数据中心这些领域，但我们的目标也包括其他市场。这就是我们的定位——那只是我们的一部分‘赛道’。”

UCIe 3.0还带来了其他改进，包括：

运行时重新校准（runtime recalibration）：可重用初始化状态，在运行过程中实现低功耗的链路调优；

更灵活的SIP（Session Initiation Protocol）拓扑：通过扩展边带通道（最长可达100毫米）实现；

连续传输协议支持：通过Raw Mode映射实现不中断的数据流，适用于SoC与DSP小芯片互连等新型应用。

https://www.nextplatform.com/2025/08/08/uci-express-cranks-up-chiplet-interconnect-speeds/

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今天是《半导体行业观察》为您分享的第4120期内容，欢迎关注。

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