先进封装，高速发展

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来源：内容编译自Yole。

先进封装在不同市场中的多样化需求和产量，推动其市场规模从380亿美元增长至2030年的790亿美元。这一增长由各种需求和挑战驱动，但仍保持持续上升的趋势。这种多功能性使先进封装能够保持持续创新和适应，满足不同市场在产量、技术要求和平均售价方面的特定需求。

然而，当某些市场面临低迷或波动时，这种灵活性也会给先进封装行业带来风险。2024年，先进封装受益于数据中心市场的快速增长，而移动等大众市场的复苏则较为缓慢。

先进封装供应链是全球半导体供应链中最具活力的子行业之一。这得益于传统OSAT（封测代工厂）之外各种商业模式的参与、该行业的战略地缘政治重要性以及其在高性能产品中的关键作用。

每年都会出现各自的制约因素，重塑先进封装供应链格局。2024年，几个关键因素影响了这一转变：产能限制、良率挑战、新兴材料和设备、资本支出要求、地缘政治法规和举措、特定市场的爆炸性需求、不断发展的标准、新参与者以及原材料波动。

众多新联盟应运而生，旨在共同快速应对供应链挑战。关键的先进封装技术被授权给其他参与者，以支持向新商业模式的平稳过渡并解决产能限制问题。芯片标准化正日益受到重视，以促进芯片的更广泛应用、开拓新市场并减轻个体投资负担。

2024年，新的国家、公司、设施和试验线开始致力于先进封装——这一趋势将在2025年持续下去。

先进封装远未达到技术饱和。2024-2025年期间，先进封装取得了创纪录的突破，技术组合也得到了扩展，包括现有AP技术和平台的强大新版本，例如英特尔最新一代EMIB和Foveros。CPO（共封装光学器件）系统的封装也受到业界关注，新技术正在开发中，以吸引客户并扩大产量。

先进集成电路载板代表着另一个紧密相关的行业，与先进封装共享路线图、协同设计原则和工具要求。

除了这些核心技术外，一些“隐形主力”技术也推动着先进封装的多元化和创新：电力输送解决方案、嵌入技术、热管理、新材料（例如玻璃、下一代有机物）、先进互连以及新的设备/工具格式。

从移动和消费电子到人工智能和数据中心，先进封装正在调整其技术以满足每个市场的需求，并使其新一代产品也能够满足市场需求。

高端性能封装正在突破性能壁垒

2024 年高端封装市场规模为 80 亿美元，预计到 2030 年将超过 280 亿美元，2024-2030 年复合年增长率为 23%。细分到终端市场，最大的高端性能封装市场是“电信和基础设施”，2024 年该市场创造了超过 67% 的收入。紧随其后的是“移动和消费市场”，它是增长最快的市场，复合年增长率为 50%。

就封装单位而言，预计高端封装在 2024-2030 年的复合年增长率为 33%，从 2024 年的约 10 亿单位增至 2030 年的 50 亿单位以上。这种巨大的增长是由于高端封装的需求正在健康增长，而且由于 2.5D 和 3D 平台推动价值从前端向后端转变，其平均售价与不太先进的封装相比非常高。

3D 堆栈内存（HBM、3DS、3D NAND 和 CBA DRAM）是最重要的贡献者，到 2029 年将占据超过 70% 的市场份额。增长最快的平台是 CBA DRAM、3D SoC、有源 Si 中介层、3D NAND 堆栈和嵌入式 Si 桥。

高端封装供应链的进入门槛越来越高，大型晶圆代工厂和IDM凭借其FE能力颠覆了先进封装领域。混合键合技术的采用使OSAT厂商的处境更加艰难，因为只有拥有晶圆厂能力和充足资源的厂商才能承受巨大的良率损失和巨额投资。

到2024年，以长江存储、三星、SK海力士和美光为代表的存储器厂商将占据主导地位，占据高端封装市场54%的份额，因为3D堆叠存储器在收入、单位产量和晶圆产量方面都优于其他平台。事实上，存储器封装的购买量远远超过逻辑封装。台积电以35%的市场份额领先，长江存储紧随其后，占据整个市场的20%。铠侠、美光、SK海力士和三星等新厂商预计将打入3D NAND市场，迅速抢占市场份额。三星位居第三，占比16%，其次是SK海力士（13%）和美光（5%）。随着3D堆叠存储器的持续发展以及新产品的不断推出，这些厂商的市场份额将健康增长。英特尔紧随其后，占比6%。

日月光（ASE）、矽品（SPIL）、长电科技（JCET）、安靠（Amkor）和TF等顶级OSAT厂商仍在进行最终封装和测试。他们正试图通过基于超高清扇出（UHD FO）和Mold中介层的高端封装解决方案来赢得市场份额。另一个重要方面是，他们正在与顶级代工厂和IDM厂商合作，以确保参与此类活动。

如今，高端封装的实现越来越依赖于前端（FE）技术，而混合键合正成为一种新趋势。BESI与AMAT合作，在这一新趋势中发挥着关键作用，为台积电、英特尔和三星等巨头提供设备，这些巨头都在争夺市场主导地位。其他设备供应商如 ASMPT 和 EVG、SET 和 Suiss MicroTech、Shibaura 和 TEL 都是供应链的重要组成部分。

所有高端性能封装平台（无论类型）的主要技术趋势都是减小互连间距——这与 TSV、TMV、微凸块甚至混合键合有关，而混合键合已经是最激进的解决方案。此外，通孔直径和晶圆厚度预计也会减小。这项技术的发展对于集成更复杂的单片芯片和芯片集至关重要，以支持更快的数据处理和传输，同时确保更低的功耗和损耗，并为后代提供更高密度的集成和带宽。

3D SoC 混合键合似乎是下一代先进封装的关键技术支柱，因为它允许更小的互连间距，同时增加 SoC 的总表面面积。这使得诸如堆叠来自分区 SoC 芯片的芯片集等可能性成为可能，从而允许异构集成封装。凭借其 3D Fabric 技术，台积电是使用混合键合的 3D SoIC 封装领域的领先企业。此外，预计将从一小部分带有 16 层 DRAM 堆栈的 HBM4E 开始使用集成芯片到晶圆 (collective die to wafer) 技术。

芯片组和异构集成是推动 HEP 封装应用的另一个重要趋势，采用这种方法的产品已经上市。例如，英特尔的 Sapphire Rapids 使用 EMIB，Ponte Vecchio 使用 Co-EMIB，以及 Meteor Lake 使用 Foveros。AMD 是另一个在其产品中采用这种技术方法的重要参与者，例如从第三代开始的 Ryzen 和 EPYC，以及在 MI300 中采用 3D 芯片组架构。Nvidia 最终在其下一代 Blackwell 系列中采用了芯片组设计。正如英特尔、AMD 和 Nvidia 等重要参与者明确宣布的那样，预计明年将有更多包含分区或重复芯片的封装上市。此外，预计这种方法将在未来几年用于高端 ADAS。

总体趋势是将更多 2.5D 平台与 3D 平台整合到同一个封装中，业内一些人已经将其称为 3.5D 封装。因此，我们预计未来将出现集成 3D SoC 芯片、2.5D 中介层、嵌入式硅桥和共封装光学器件的封装。新的 2.5D 和 3D 封装平台稍后将上市，这将使 HEP 封装变得更加复杂。

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