晶体管，还能微缩吗？

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来源：本文转自公众号【芯思想】 ，作者：赵元闯，谢谢。

摩尔定律是一件有关人类活动的，是关于眼界的……许多人被他们的知识和信仰所限制，从而不能越雷池一步。当摩尔做出他的预言时，他让我们认识到是什么在前行……摩尔定律的神奇之处在于，它一个静态的定律；它迫使许多人生活在一个动态的、不断发展的世界中。------加州理工学院，卡弗·米勒, 1992年

1965年4月19日，时任仙童半导体公司（Fairchild Semiconductor）研究开发实验室主任的戈登·摩尔（Gordon E. Moore）应邀为《Electronics》杂志35周年专刊写了一篇观察评论报告，题目是“Gramming more components onto integrated circuits”（给集成电路添加更多器件）。

最低器件成本的复杂性以每年大约两倍的速度增加。当然，在短期内，即使不增加，这一增长比率也会持续下去。从长期来看，增长率有点不确定，尽管没有理由相信，它至少在十年内保持几乎不变。这意味着到1975年，每个集成电路的最低成本组件数量将达到65000个。我相信如此大的电路可以构建在一个晶圆上。

1970年，Carver Mead根据观察，将其称之为摩尔定律。多年后，人们发现，摩尔定律成为集成电路产业界衡量工艺技术发展的一个主要尺度。60年间，任何关于半导体未来的讨论很可能都会从摩尔定律开始。

现在关于摩尔定律是否死亡的争论甚嚣尘上！正如Carver Mead在1992年写的，摩尔定律的神奇之处在于，它一个静态的定律；它迫使许多人生活在一个动态的、不断发展的世界中。摩尔定律未来的不确定性是不可避免的。如果存在可预见的技术障碍，那么对是否应该继续实施的质疑是可以预料的。但正如我们所知，半导体行业一次又一次地突破了这些技术障碍。从平面晶体管到FinFET，再到GAA，未来还有CFET/FFET；从SoC到Chiplet……

摩尔定律与早期的集成电路产业

早期集成电路产业发展的动力是军事国防。1961年与1962年，美国空军先后在计算机及民兵导弹中使用集成电路芯片，这些项目促使集成电路首次在军事市场占得一席之地。美国军方消耗了1963年生产的所有集成电路。军事国防考量的不仅仅是成本，还有性能和高可靠性军事国防等因素。

戈登·摩尔在《MOORE’S LAW AT 40》中写到，我并不是第一个预测单个集成电路上晶体管数量会大幅增加的人。我对这个事情的思考兴趣至少可以追溯到1964年，当时IEEE在纽约聚集了半导体行业的领导人--德州仪器（Texas Instruments）联合创始人兼总裁Patrick Eugene Haggerty、摩托罗拉（Motorola）副总裁兼半导体产品事业部总经理Clarence Lester Hogan、仙童半导体（Fairchild）联合创始人Robert Noyce、通用电气（General Electric）半导体产品事业部总经理Leonard Maier、真力时（Zenith）工程副总裁J. E. Brown和西屋电气（Westinghouse）分子电子学部经理Harry Knowles，举行了一场专门讨论集成电路及其未来潜力的特别会议。

Patrick Haggerty明确表示集成电路是电子产品的未来。他也强调了集成电路的成本优势。Haggerty估计，到1973年，集成电路至少会与所有形式的传统电路在成本上具有竞争力。更有可能的是，集成电路占据主导地位，其价格仅为传统电路的三分之一或三分之二。Haggerty预测大约十年后，行业每年将生产7.5亿个逻辑门。

Hogan表示，在一平方英寸的硅片上制造集成电路所需的处理步骤的直接成本为10美元。这种晶片的良率为100%，可以生产400个单独的集成电路，每个直接制造成本为0.025美元。

Robert Noyce认为在国防军事市场中，集成电路将在成本的基础上蓬勃发展。Noyce明确表示，硅集成电路在其主导的现有市场中继续保持成本竞争力。

Maier推测，1964年大批量逻辑集成电路的定价已经使其“低于由分立元件组装的类似电路”，并且这种价格优势将随着时间的推移而增长。Maier还预测，集成电路在制造业中的更广泛应用将出现成本临界点。在工业电子领域，半导体集成电路在未来五年将具有很强的成本竞争力，到1974年，除了最小批量的应用外，在所有领域都应该具有明显的竞争优势。

Brown则预测了集成电路在消费品市场的前景。他认为，在消费品应用领域，集成电路没有重大的技术障碍需要克服，但他也指出，集成电路与消费品中使用的现有电子元件相比还没有成本竞争力。目前的问题更多的是经济问题而非科学问题，降低成本是开辟广阔新应用领域的关键。如果集成电路能够以足够低的价格生产，消费品市场将接受集成电路。

Harry Knowles指出，集成电路面临着复杂性和成本的枷锁，集成电路的设计者和用户面临的复杂性问题是，随着器件数量的增加，每个组件变得更加复杂，成本也会增加。Knowles在半导体制造技术的持续发展中看到了解决这一成本“复杂性问题”的方法，随着技术的改进，成本降低……产量提高，成本下降。Knowles预测1974年，单片晶圆上可以集成250,000个逻辑门。

当时在听众席上的戈登·摩尔后来回忆到，我认为Harry Knowles的预测很荒谬（ridiculous）。

戈登·摩尔继续回忆说，作为仙童半导体研究实验室的主任，我可以看到一些即将到来的重大发展。在我发表在《电子学》上的文章中，我想传达的主要信息是：展望未来，集成电路将成为制造更便宜产品的途径。为了突出这一信息，戈登·摩尔分析了集成电路的每个器件的成本与电路复杂性。更重要的是，摩尔看到随着制造技术的改进，每个器件的最低成本在几年内迅速下降。根据这一观察，我提取了几个数据点并绘制了一条曲线，预测了未来十年的发展。

摩尔在《MOORE’S LAW AT 40》详细地描述了他的推测方法。在半对数图上，他给出数据的第一个时间点是1959年，当时在只集成了2个器件，1964年单个芯片上发展到有32个元件，1965年的数据是仙童半导体实验室研发的芯片上有60个器件，根据这些有限的数据，发现他们竟然都落在一条直线上，芯片上集成的器件数量按年度呈现指数级增长。由此，他做出了大胆的预言，预测十年后集成度要达到65000个！

确实，如果我们采用摩尔引用的数字，那么1965年有60个器件，到1975年增加为65,000个，十年间增长1,000倍，正好是十年内器件数量每年翻倍。

摩尔定律修正

1975年，摩尔在IEDM大会上发表《Progress in DigitalIntegrated Electronics》演讲时，重新审视了 “摩尔定律”。根据他的最新数据，他提出了修正后的预测，到1985年，斜率可能每两年增加一倍，而不是每年增加一倍。

摩尔对此进行了说明，他从三个方面进行了说明：器件微缩（dimension reduction contribution）；晶粒尺寸（die size contribution）；器件和电路智能化（contribution of device and circuit cleverness）。

我们希望在一定的晶粒空间内放进更多的器件，但同时也希望晶粒足够小，还要实现更多的功能和应用。但是集成电路产业确实做到了。集成电路制程工艺不断微缩，从当初的25微米，现在已经来到1纳米时代，也就是埃米时代；在芯片上集成更多功能，如传感器、MEMS等，不断推动新的应用。在晶粒内集成了越来越多的器件。

从“Our World in Data“提供的图表中，我们直观地看到了自1970年以来微处理器中晶体管数量的增长情况。它看起来与1965年摩尔的简单绘图惊人地相似。

目前，单个设备中的晶体管数量达到数十亿个。无独有偶，台积电和英特尔都预计，依靠更先进的晶体管架构、封装等，到2030年，我们将看到由超过1万亿个晶体管组成的多芯片解决方案。这一增长趋势依然符合摩尔定律。

提到器件微缩，就不得不提1974年由Robert Dennard提出的Dennard Scaling（唐纳德缩放）是，它与摩尔定律共同指导了集成电路行业多年。Dennard Scaling的核心观点是，随着晶体管密度的增加，每个晶体管的功耗会下降，因此，每平方毫米硅的功耗几乎是恒定的。这意味着，在每一代技术中，晶体管的尺寸可以缩小大约30%（0.7倍），面积减少了50%，电路的延迟减少30%，工作频率增加约40%，同时为了保持电场恒定，电压降低30%，能量降低65%，功率降低50%。因此，在每一代技术中，晶体管密度增加一倍，电路速度提高40%，而功耗保持不变。技术节点的含义随时间也在不断发生变化。近些年，各大半导体公司技术节点名称只是数字游戏而己，与具体的数值无太大相关性了。

不管摩尔定律灵光不灵光，也不管Dennard Scaling准确不准确，但总体来说，技术节点还是与最小特征尺寸有关。

创新不断，让未来更美好

半导体行业的目标是降低功耗和成本的同时，继续提升性能和增加集成度。器件和芯片的性能可以通过多个维度来衡量：更快的速度、更高的密度、更低的功耗、更高的性能等。理想情况下，器件尺寸微缩，芯片能效比将持续提高。而在实际工程中，微缩总是遇到各种的挑战。

为了践行摩尔定律，让芯片中晶体管数量每两年翻一番，工程师可谓绞尽脑汁。如果晶体管大小不变，仅仅把晶体管数量做上去，显然不合适，显然没有人希望芯片面积每两年增大一倍？那就只能自古华山一条路：让晶体管尺寸缩小。因为缩小器件的单位面积是最根本也是最有效的途径。过去60多年影响最深远的就是晶体管的发展。

晶体管尺寸不断缩小，好处肯定不少。通道变短，会更容易实现晶体管的通断。毕竟沟道变短了，电流从D(Drain)到S(Source)跑到的距离就会变短。第二点，晶体管变小了，相应的，寄生电容就小了，晶体管能实现更快的切换。

在缩小晶体管这条道路上，半导体人一路披荆斩棘，把芯片面积减少一半作为目标，栅极长度作为技术节点，不断演进。从微米(µm开始)，到纳米(nm)，现在干脆叫埃米时代。微米(µm)时代只要把栅极的氧化层做短，直接做小就好。

栅极长度缩短，会产生短沟道效应，包括：Drain-Induced Barrier Lowering (DIBL，漏致势垒降低效应)、Hot Carrier Injection（HCI，热载流子效应）、Vt roll-off（阈值电压）变小、Velocity saturation（载流子速度饱和效应）。所以为了减少短沟道效应，我们要尽量让Cox（栅极电容）值变大。

下面我们从英特尔技术创新，来看看产业是如何延续摩尔定律。

到了纳米(nm)时代，氧化物不好再做薄，载流子迁移速度又容易饱和，导致驱动不足。于是在90nm引入了应变硅(Strained Silicon)，通过应变材料产生应力，改变硅材料的能带结构，从而增强载流子迁移率和提高器件速度。简单来说就是把材料的晶格拉大或者压缩。通过在NMOS晶体管通道中引入拉伸应变来增加电子的迁移率，同时在PMOS晶体管中引入压缩应变来增加空穴的迁移率。应用这个技术后，晶体管电流提升25%左右，给晶体管缩小的历程又续上了命。

到65nm氧化层的厚度减小到1.2nm了，要继续做小，隧穿效应太明显，导致很大的漏电流。于是工程师提出换材料，直接找个高介电常数high K材料HfO2，实现同样大的电容，脸皮可以进了一点。同时用金属栅(TiN用于 PMOS，TiAlN用于NMOS)代替多晶硅栅。英特尔的45nm顺利量产，没有采用浸没式+双重曝光，而是将其应用到32nm工艺。

好吧，继续微缩，短沟道效应更加明显。要克服短沟道效应，必须增强栅极对沟道的控制能力。怎么搞？

好在美国DAPRA在1995年提出了一个25nm晶体管计划工程，领导该计划的是伯克利大学(UC Berkeley)华人教授胡正明。该计划产生了两大晶体管方案。

一个是FD-SOI(全耗尽型晶体管)。这是一种平面工艺技术，依赖于两项主要技术创新。首先，在衬底上面制作一个超薄的绝缘层，又称埋氧层。其次是用一个非常薄的硅膜制作晶体管沟道，连接源级和漏级，因为沟道非常薄，无需对通道进行掺杂工序，耗尽层充满整个沟道区，即全耗尽型晶体管。但因为还是平面的工艺，晶体管继续缩小就有点乏力。这也就是FD-SOI在特定市场，而没有大规模商用。

一个就是声名赫赫的FinFET（鳍式场效应晶体管），几乎垄断了28nm以下制程。在FinFET的架构中，栅极做成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。栅极从三面包围着沟道，用立体结构取代平面器件来增强栅极的控制能力。加上电压后，像传统晶体管一样在栅氧化层下方形成反型层导电沟道控制载流子流动，从而达到其最基本的开关作用。简单说就是把栅极控制面积做大，增强对沟道的控制力。

英特尔率先使用，于2011年实现商用。至今，英特尔的Intel 3和台积电的N3还在继续使用FinFET。不过到了2纳米，就要使用GAA晶体管。

英特尔把GAA称为RibbonFET。RibbonFET是GateAllAround晶体管的实现，成为公司自2011年推出FinFET后，首个全新晶体管架构。RibbonFET技术加快晶体管开关速度，并实现与多鳍结构相同的驱动电流，同时降低空间的占用。该技术将用在Intel 18A工艺上，当然配合该工艺的还有Intel独有的技术PowerVia，也是业界首个背面电能传输网络，通过消除晶圆正面供电布线需求来优化信号传输。PowerVia将粗间距金属层和凸块移至芯片背面，并在每个标准单元中嵌入纳米级硅通孔，以提高供电效率，提供优化的电源布线，以提高性能和晶体管密度，可将ISO功耗效能提高4%，将标准单元利用率提升5%~10%。

晶体管的微缩还在继续，1纳米(10A)时代我们该如何走，是CFET(Complementary FET)还是FFET(Flip FET)。让我们拭目以待。请参考《》和《》。

未来，晶体管沟道长度缩放不再是满足性能要求的“必须做到”的指标。多层NAND存储单元已经在稳定生产，多层DRAM也登台亮相，GAA晶体管也已采用，3D Stacked晶体管已经也将登台；各种2.5D和3D封装方式将增加组件密度，并将许多同质和异质技术集成到新的革命性系统中。所有一切，无论以何种方式，都是达到一个目的的手段，进一步缩小组件，实现摩尔定律的精髓：更小、更快、更好。

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