台积电COO：打造每个人的晶圆厂

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我们有机会采访了台积电副联席首席运营官兼高级副总裁Kevin Zhang，探讨半导体行业的最新趋势及其对台积电未来战略的影响。

自20世纪80年代成立以来，台积电的经营战略始终是一丝不苟地满足客户的需求，并根据不断变化的半导体格局进行转型。未来几年，公司客户的需求将更加多样化，因此台积电将根据特定细分市场的需求提供不同的尖端生产能力，这标志着其“人人皆可代工”理念的一个重要里程碑。

每个人的晶圆厂

从历史上看，个人电脑处理器是推动行业向下一代芯片制造技术转型的驱动力。后来，智能手机革命改变了游戏规则，移动SoC成为台积电（以及整个行业）尖端制造工艺的领头羊。

人工智能的兴起再次改变了一切，数据中心级处理器即将成为台积电尖端工艺节点的主要应用领域。然而，由于消费设备每年对性能和功能的需求不断提升，它们也每年都需要新的工艺技术。因此，台积电必须提供不同的尖端技术来满足高度差异化的需求。此外，它还为客户端和人工智能/高性能计算应用提供先进的封装技术。

这些是我们在采访台积电高级副总裁兼联席首席运营官Kevin Zhang时了解到的一些信息，Kevin Zhang负责台积电的技术路线图、业务战略和关键客户参与。

未来之路

随着用户需求的变化，半导体技术也随之变化。未来几年，半导体行业将需要代工芯片制造商，尤其是台积电，提供三种不同的产品。

（图片来源：台积电）

这一趋势正朝着三个方向发展：

1、最大晶体管密度和性能效率。

2、以合理的成本和最佳的电源实现最高的性能效率。

3、适用于数据中心的多芯片封装解决方案。

为了满足这些不同的需求，台积电围绕三个互补的方向调整其技术路线图：先进的晶体管缩放、优化的功率传输以及多芯片系统集成的领导地位。

对于智能手机和个人电脑等需要极致性能效率的产品，台积电将提供其 N3P、N2、N2P 和 A14 制程技术。这些节点经过优化，可实现强大的每瓦性能，而无需背面供电的复杂性和成本，从而能够高效扩展对面积效率和电池寿命至关重要的移动和消费级 SoC。

对于功耗为一千瓦或以上的数据中心处理器，台积电计划在 2026 年底推出配备超级电源轨背面供电网络 (BSPDN) 的 A16，随后在 2029 年推出配备 SPR 的 A14。

此外，为了满足数据中心级人工智能基础设施对多芯片封装解决方案日益增长的需求，台积电已将其先进封装产品组合（包括硅光子学和嵌入式功率组件）扩展为具有凝聚力、高带宽、节能的系统。

摩尔定律并未失效

Anton Shilov： 我们先来回顾一下最近经常听到的一个传统问题，那就是摩尔定律究竟是继续存在还是消亡。从 N5 到 N3 的过渡，我们看到混合芯片的密度提升了约 30%。从 N3 到 N2 的过渡，我们预计晶体管密度将提升 15%。对于 A16，预计增幅在 7% 到 10% 之间（A16 的关键特性是背面供电，而不是重新设计的晶体管）。随着每个新节点的推进，（晶体管密度的）扩展会继续呈现收益递减的趋势吗？还是会取得突破？

Kevin Zhang：如果你观察一下从 5nm 到 3nm 再到 2nm，再到现在的 A14，目前的趋势是，每代产品的能效提升大约 30%。这是一种趋势。我们看到，我们能够继续以每代 20% 左右的速度积极地提高晶体管密度。所以，性能提升大约是 15%。我认为这些数字与前几代产品一致。展望未来，除了 A14 之外，我可以说，根据我们所看到的，我们还有大量的创新即将推出，所以我们可以利用这一趋势，继续超越 A14。

Anton Shilov：您刚才提到了 A14，并提到它由于一些技术突破而提供了全节点扩展优势，并且还提到了第二代 GAA 纳米片晶体管。这是否意味着这项突破涉及新材料之类的东西？

Kevin Zhang：我现在不想谈论具体的创新方案。我们的技术团队可能会在 IEDM 上发表一篇论文，我会让他们自己讨论。我必须告诉你，与 N2/A16 相比 变化相当大。从目前的情况来看，我们完全有信心在 2028 年实现 A14 的量产，并实现显著的几何尺寸微缩。因此，我认为这将真正让客户获得内在的技术微缩优势。

每个应用程序都需要自己的节点

Anton Shilov：你们发布 A16 时曾说过，背面供电对 AI HPC 设计尤其有利。在一次采访中，您指出智能手机 SoC 可以继续使用没有背面供电的工艺技术。你们的客户是否能够继续使用没有背面供电网络 (BSPDN) 的 A14 和 A12 等下一代节点？

Kevin Zhang： 我认为我们看到了移动应用的一些分化，例如，与高性能计算 (HPC) 处理器相比，移动应用的功耗并不那么显著，而高性能计算 (HPC) 处理器的单颗芯片、单颗芯片或单颗封装功耗高达数千瓦或数千瓦。我们认为，移动应用客户仍然希望前端供电充足，以实现功率、性能和成本优势。所以，你会看到我们有 N2 技术，也有 A14，但它们没有后端供电或超级供电轨 (SPR)。

但正如我之前提到的，A14 推出一年后，我们将推出针对高性能计算 (HPC) 应用的 Super Power Rail 技术版本。您的观察是正确的，我们将同时提供这两种技术，以便不同的产品领域实现各自的优化点。

Anton Shilov：这是否意味着未来你们的工艺技术将更加适合特定的应用？

Kevin Zhang：我想你可以这样理解：我们的技术平台将针对不同的应用进行量身定制。目前，这已经在发生了。你看，在移动领域，我们有一个不同的优化点。这正在整个设计层面上发生。

比如晶体管库。我们针对不同的产品配置和产品应用，优化了不同的晶体管库。在晶体管技术层面，比如超级电源轨 (Super Power Rail)，再比如封装，我们也有不同的优化点。CoWoS 主要用于高性能计算 (HPC) 或人工智能 (AI) 应用。此外，还有 InFO（封装技术），它被移动客户广泛使用。所以，是的，我们已经针对不同的产品细分市场明确优化了我们的技术。

Anton Shilov： 过去，你们开发了面向高性能计算 (HPC) 的 X 工艺技术，例如 N4X、N3X 以及现在的 N2X。但从 A16 开始，这些技术从一开始就针对 HPC 进行了优化，对吗？

Kevin Zhang：没错。配备 Super Power Rail 的 A16 确实是为 HPC 应用量身定制的。然而，在 X 系列——N4X、N3X 和 N2X——中，我们致力于帮助客户实现单线程应用的最高速度。

注：台积电倾向于在一个 PDK 中提供多种工艺技术迭代（例如 N5、N5P、N4、N4P 或 N3B、N3E、N3P）。这使得代工厂能够尽可能长时间地使用昂贵的设备，也使台积电的客户能够尽可能长时间地重复使用其 IP。

Anton Shilov：现在从一个节点转移到另一个节点的成本越来越高，您预计一代内的迭代次数会增加吗？还是保持在三到四次左右？关于 A16 或 A14，您有什么具体的问题吗？

Kevin Zhang：如果你看一下路线图，就能数出我们每个主要节点推出了多少个衍生版本，对吧？以 3nm 为例，你已经看到有 N3E、N3X、N3P，现在又有了 N3C。所以，我们已经有四种不同的主要版本。但我想指出一点：它们是（一种）技术的不同衍生版本，它们是兼容的。例如，从 N3E 到 N3P 再到 N3C，客户可以重复使用大部分设计。由于我们优化了某些方面，你可能需要对（芯片设计）进行稍微不同的描述。但总体而言，物理设计可以直接重复使用。这使得我们的客户基本上可以利用他们之前的产品设计或 IP，基于工艺增强或工艺优化实现进一步的优化。

Anton Shilov：那么，从 A14 和 A16 开始，他们是否也会提供这些专门的版本？

Kevin Zhang：超级电源轨引入了相当多的新功能，因为电源连接完全从正面移到了背面。所以，它确实需要相当重要的新设计。这是 A16 的独特之处。当你把电源移到晶圆背面时，在正面，只需进行一些细微的改动，就可以重新利用大部分单元库。这些改动主要体现在电源连接方式上。

Anton Shilov：但是从 A14 这个全新的节点开始，您是否计划像今天一样提供该技术的进一步迭代？

Kevin Zhang：我可以告诉你，A14 将继续沿用前几代产品（例如 2nm 工艺）的做法。如果明年我们谈论的是 A14P 或 A14X，我一点也不会感到惊讶。A14C 也会在某个时候推出。所有这些产品都将遵循（现有产品的）类似理念：兼容、渐进式，并让我们的客户在过渡到 14A 时能够从投资中获益。

Anton Shilov：既然您提到了 C 工艺技术的变体，您能估算一下 N3C 的成本效益吗？

Kevin Zhang：  产品层面的成本效益取决于具体的产品设计、产品配置，但从纯粹的内在技术能力角度来看，我谈论的是 10% 左右的成本效益。

随着需求的增长，芯片设计人员采用更先进的工艺技术

Anton Shilov：台积电管理层曾多次提到，尽管客户必须采用全新的 GAA 工艺节点 IP，但预计 N2 芯片在头两年的流片数量将高于 N3 和 N5 芯片的流片数量。这背后的原因是什么？

Kevin Zhang：嗯，我认为主要原因是应用驱动。我们最近经常谈论人工智能。但人工智能的根本要求实际上是节能计算，对吧？无论是数据中心，还是边缘设备。但你想想数据中心，对吧？如今，数据中心最大的单一成本组成部分是电力，也就是功耗。因此，通过采用更先进的硅技术，可以大幅降低功耗。

因此，客户通过采用更先进的硅技术，获得了显著的拥有成本优势。这实际上是促使客户更积极地采用先进硅技术节点的根本动力。他们继续整合更多计算能力，情况也是如此。

以视频的AI功能为例。你知道，你拍摄并上传到YouTube的视频需要谷歌数据中心强大的计算能力。因此，所有这些因素实际上都在推动客户采用更先进的硅片和晶体管技术。

所以，我们看到这个趋势实际上在加速。这就是我之前展示那张图表的原因。你看，在过去三代产品中，NTO 的数量一直在增加，对吧？第一年增加了 2 倍，第二年增加了 4 倍。所以，这就是这些数字背后的真正原因。

Anton Shilov：数据中心应用越来越多地采用多芯片设计方法。然而，对于多芯片解决方案，我们知道当芯片设计分解时，功耗会增加，因此芯片设计人员必须应对这一问题。您认为您能在代工厂层面帮助他们降低分解设计的功耗吗？

Kevin Zhang：如今这种情况已经发生了。例如，每个特定的功能、元件、CPU、GPU、AI 神经引擎，实际上都需要不同的优化点。如今，我们已经提供了许多不同类型的晶体管。例如，我们允许设计人员在同一芯片上针对不同的功能设计优化点使用不同的晶体管。他们已经在这样做了。这对我们来说非常重要，能够与客户合作提供特定的优化。这就是单片设计。

对于多芯片设计，他们实际上可以使用截然不同的硅片技术。例如，有些公司使用最先进的技术，比如2纳米用于计算，但对于低功耗、低速元件，他们可以继续使用3纳米、甚至5纳米，甚至4纳米，然后利用我们先进的集成方案将它们集成在一起。所以，这实际上已经在发生了，在系统层面，我们正在与不同的客户就不同的产品应用进行密切合作。

注：使用不同的晶体管库和工艺技术可以优化功耗。然而，多芯片解决方案的功耗仍可能高于集成解决方案。在 3D 集成方面，台积电的客户必须等待代工厂开发出相应工艺技术的 TSV 版本（例如 N4 TSV、N3 TSV、N2 TSV 等），然后才能将该节点用作基础芯片。

Anton Shilov：去年，您谈到了用于实现极其强大解决方案的晶圆系统集成。但实际上有多少客户对如此巨大的晶圆系统级处理器感兴趣？显然是 Cerebras 和 Tesla。还有其他客户吗？

Kevin Zhang：我们看到了这种趋势，人们不断推动更大的中介层尺寸，以容纳更多计算单元和更多HBM。所以这种趋势将会持续下去。我们看到客户希望利用晶圆级集成来满足他们未来的需求。但你知道，这可能还需要几年时间，因为现在我讨论的是CoWoS量产，它的光罩尺寸是3.5倍，未来会有5倍和9倍的光罩尺寸，而超过9倍的光罩尺寸后，晶圆级集成将成为一种重要的集成方案。但这还需要几年时间。不过，客户已经出现了。你提到了Cerebras和特斯拉的Dojo。他们在利用晶圆级集成方面更加积极。

台积电将继续发展

台积电拥有来自不同细分市场的500多家客户，并正在不断改进其战略，以满足日益多样化的客户需求。公司为人工智能、高性能计算和消费电子应用提供多种针对细分市场优化的尖端制造技术，并允许客户在其制造工艺发展过程中重复使用其IP。这再次强调了公司长期以来秉持的“人人晶圆厂”理念，即从“一刀切”的方案转向一系列专用节点和封装解决方案。

展望未来，台积电将为人工智能和高性能计算应用提供采用超级电源轨背面供电网络（例如 A16 和 A14P）的尖端工艺技术；为客户端和智能手机处理器提供不带 BSPDN 的尖端节点（例如 N3P、N2、N2P、A14）；并为针对成本敏感型应用的设计提供成本优化的先进节点（例如 N4C、N3C、N2C）。

此前，该公司仅针对成熟节点（例如 N16FFC、N12FFC）提供成本优化的节点。针对多芯片组和分解式设计，台积电持续扩展其 3DFabric 产品组合，提供面向客户端/移动端 (InFO)、面向 AI 和 HPC 2.5D 集成 (CoWoS)、面向客户端和数据中心 3D 集成 (SoIC) 的多样化产品，甚至还提供针对最苛刻解决方案的晶圆系统 (SoW) 集成。

https://www.tomshardware.com/tech-industry/semiconductors/tsmc-svp-kevin-zhang-opens-up-on-process-technology-development-and-evolving-demands-interview

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