台积电眼里的晶体管未来

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在本文中，台积电的专家回顾了晶体管创新的历史，一直延伸到当下，并展望了 CMOS 逻辑技术在系统级集成、性能和能效方面实现长期可持续增长的未来需求，重点关注超越硅 MOSFET 和热管理方面的研究挑战。

半导体时代（1950 年至今）的开端对工业和社会产生了深远的影响，其源头可追溯至 1947 年巴丁、肖克利和布拉顿发明的点接触晶体管，随后 1949 年贝尔实验室的科学家和工程师实现了肖克利的双极结型晶体管。各公司早期对双极晶体管的产品化应用，使其被部署在诸如晶体管收音机和助听器等商业设备上。首先掌握高纯度大单晶生产技术的是锗，这使其成为首批商业设备的首选材料。

1954 年初，硅晶体生长技术取得突破，不久之后德州仪器公司就将首批硅晶体管推向市场。硅取代锗成为首选材料，主要是因为其带隙更大、本征电阻率更低，支持的结具有更低的漏电流、更高的击穿电压和更宽的工作温度范围；此外，二氧化硅从根本上比氧化锗更稳定，也是更好的绝缘体。

集成电路（IC）时代始于 1959 年左右，当时杰克·基尔比（Jack Kilby）发明了锗混合集成电路，罗伯特·诺伊斯（Robert Noyce）发明了首个硅平面单片集成电路，而 J. 霍尔尼（J. Hoerni）在 1960 年发明了用于在硅衬底上的二氧化硅层湿法蚀刻开口处通过扩散形成具有基本平坦表面和结的器件的平面工艺；这项工作利用了 C. 弗罗什（C. Frosh）和 L. 德里克（L. Derrick）在 1955 年发现的生长硅氧化物的掩蔽特性以及 M. 阿塔拉（M. Atalla）在 1957 年关于硅表面热氧化钝化的研究成果。1959 年，集成电路相关论文首次出现在电子设备会议（EDM）上，当年发表的器件尺寸缩放和小规模集成电路的首次演示在 1994 年 IEDM 会议委员会庆祝 IEDM 成立 40 周年时被视为亮点。1960 年，首次展示了通过在氧化物上进行金属化在硅衬底上实现有源和无源元件的单片互连。

1960 年硅外延晶体生长技术的发展以及 1965 年用于器件制造的离子注入技术极大地扩展了半导体加工能力。硅衬底选择（100）表面取向这一做法，随着氢钝化研究以及对各种硅表面的硅/二氧化硅界面陷阱的研究而得以确立。

场效应晶体管（FET）的概念最早由 Lilienfeld于 1925 年申请专利，但直到 1959 年，Atalla和Kahng在贝尔实验室才制造出工作样品。1962 年，RCA 的Heiman和Heiman介绍了第一个实用的 MOSFET 结构及其设计考虑因素；一年后， F. Wanlass提出了互补 MOS 配置，并于 1966 年首次进行了实验演示。1966 年休斯研究公司（Hughes Research）和 1968 年仙童公司（Fairchild）在栅极自对准和多晶硅栅极方面的创新、1969 年 SGS 公司推出的能将表面形貌降至最低的隔离工艺、1972 年丹纳德（Dennard）等人关于 MOS 晶体管缩放的开创性工作，为可扩展的数字 MOS 技术奠定了基础。

到戈登·摩尔（Gordon Moore）发表其关于每芯片组件数量的预测时，MOS 技术在密度方面已开始超越双极型技术。1978 年日立公司研究人员推出的双阱（twin-well）工艺在很大程度上为 CMOS 在 20 世纪 80 年代末成为逻辑技术平台铺平了道路。图 1 展示了从最早的双极型逻辑技术到 CMOS 取代过程中的关键创新。

图 1. 逻辑技术演进至 CMOS 时代。

逻辑器件创新：1985 - 2024

窄沟道（Narrow-width ）器件的性能和密度推动了浅槽隔离（shallow-trench-isolation）技术的发展，并于 1994 年左右在 0.35 微米逻辑技术中投入生产。随着晶体管沟道长度的不断缩小，依靠沟道和结工程来控制短沟道效应，同时尽量减少晶体管的寄生电阻和电容变得愈发关键，因为在 0.18 微米工艺代时，栅极绝缘层（gate-dielectric）的缩小开始受到应用驱动的栅极漏电（gate-leakage）要求的限制。对掺杂扩散的进一步理解以及掺杂和退火技术的创新对于应对这一挑战至关重要。提高接触导电性和接触完整性促使硅化物在 20 世纪 90 年代进入 CMOS 生产；钛、钴和镍硅化物在不同工艺代中相继引入，以满足不断变化的缩放、性能和集成要求。

到 2002 年推出90 纳米节点时，晶体管栅极长度已达到 45 纳米，为确保强大的短沟道控制而采用的沟道掺杂水平严重阻碍了载流子传输。为了实现必要的节点间性能提升，必须引入诸如单轴应变（uniaxial strain）（电子拉伸：tensile for electrons，空穴压缩：compressive for holes) ）或非标准沟道取向等移动性增强创新技术。NMOS 的单轴应力源自接触蚀刻停止层。PMOS 移动性增强器要么依赖于 <100> 沟道方向较高的空穴迁移率，要么依赖于标准 <110> 沟道方向上来自接触蚀刻停止层或 SiGe 源漏区的可扩展压缩单轴应变；后者作为一种本质上可扩展的概念，后来成为逻辑技术中的标准特性。

栅极漏电流限制使得二氧化硅作为单一栅极电介质在约 1.3 纳米等效氧化层厚度以下不再可行；2007 年在 45 纳米节点上首次引入了可扩展的高介电常数电介质和金属栅极（HKMG）技术 ；HKMG 使平面晶体管能够缩放到 28 纳米技术节点。

鳍式场效应晶体管（Fin-FET）的沟道结构，首次被引入 22/20 纳米技术世代，以实现所需的栅极长度和工作电源电压的缩放，并增强每个器件面积的晶体管驱动强度。鳍式场效应晶体管的缩放扩展到了 5 纳米，并最终进入了 3 纳米逻辑技术，带来了跨世代领先的功耗性能面积（PPA）优势。

高迁移率沟道和加工能力方面的创新，以支持更薄更长的鳍片、更短的栅极长度、更紧密的鳍片间距和接触栅极间距、最小化寄生串联电阻和电容，以及每个标准单元的可变鳍片数量，对鳍式场效应晶体管的最终缩放至关重要。

为了实现低于 13 纳米的晶体管栅极长度，同时显著改善鳍式场效应晶体管无法实现的短沟道效应，全耗尽型晶体管沟道被栅极完全包围成为必要条件。为了支持所需的每个器件面积的晶体管驱动强度，多个环绕单个沟道的栅极被堆叠；更短的栅极长度、更紧密的间距、最小化的寄生效应以及支持每个晶体管堆栈灵活通道数量的工艺创新，所有这些都成为前沿 2 纳米技术的关键所在。

这些逻辑技术工艺创新，如图 2 所示，包括那些从技术定义早期阶段就由设计和技术协同优化所驱动的创新，对于如图 3 所示的每芯片晶体管数量的持续增长起到了关键作用；它们继续推动着多个应用领域前所未有的性能和功能创新。

图2所示。逻辑技术是晶体管结构创新的关键

图3：逻辑技术晶体管密度不断推进扩展摩尔定律

未来发展方向——晶体管

垂直堆叠NFET和PFET来创建所谓的CFET主要是一个密度缩放路径。然而，持续追求越来越多的能源效率和更高性能的逻辑技术将需要加速寻找硅基材料以外的通道材料。候选材料应该具有明显高于硅的输运特性，以及类似或更小的带隙，但要足够大，以便源漏极隧道在低于10nm的栅极长度下仍然可以忽略不计。图4从理论上展示了一些积极探索的材料在这些必要条件下是如何定位的。

图 4.超越硅的半导体沟道材料。

锗就是这样一个候选材料；其关键挑战包括可靠且可扩展的具备 CMOS 能力的栅极电介质，以及实现 NFET 源极和漏极区域的高活性 n 型掺杂和低接触电阻。表面处理和 HKMG 中间层工程以及源极 - 漏极外延和退火方面的创新，使得无滞后效应的 Ge N/PFET 得以展示，为实现高性能 Ge CMOS 开辟了道路。

诸如过渡金属二硫属化物（TMDs）、扶手椅型石墨烯纳米带（a-GNRs）或半导体碳纳米管（CNTs）等低维通道材料也在积极研究之中。关键挑战包括互补金属氧化物半导体（CMOS）兼容性、单位面积在低工作电压（例如< 0.5V）下的驱动电流以及关态漏电流超过硅基晶体管预期演进路径的情况、可变性和可靠性等。

如图 5 所示，二维过渡金属二硫化物（TMD）器件的实验室级探索在近年来取得了显著进展。鉴于钼基和钨基 TMD 的能带结构和载流子传输特性可能满足逻辑应用所需的低漏电和性能要求，它们一直是主要的研究重点。低电阻源漏极接触、栅极长度缩放和栅极堆叠方面的进展稳步推动了 TMD 晶体管的导通电流相对于理论预测的提升。降低源漏极接触电阻的关键在于减小肖特基势垒高度和厚度，以及消除二维 TMD 接触中的间隙态引起的费米能级钉扎。高（简并）活性掺杂和接触合金化在边缘接触的 WSe2 p 型场效应晶体管上已显示出显著的电阻降低效果。这些及其他工作为实现热稳定、CMOS 兼容、低电阻的二维 TMD 半导体接触开辟了道路。

二维 TMD 表面的惰性限制了栅极电介质或中间层的形成只能通过物理吸附来实现，以保持沟道传输特性。已证明在足够低的热预算条件下，过渡金属二硫化物（TMDs）上可形成物理吸附的夹层，并支持标准高介电常数电介质的原子层沉积（ALD）。

然而，要证明具有约 1 纳米等效介电厚度且满足 CMOS 逻辑要求（如均匀性、介电完整性、可调阈值电压和可靠性）的栅极堆叠，还需要付出巨大努力。实现大面积器件质量单层单晶 TMDs 的生长，并探索其向 300 毫米晶圆的扩展途径，是实现其在大规模集成中潜力的另一个重大挑战。

、图 5. 二维过渡金属二硫化物晶体管的实验进展。

自下而上合成石墨烯纳米带的单体前驱体方法的演示，为生长具有原子级平滑边缘和由合成过程中单体前驱体设定的可控宽度的 a-GNRs 开辟了道路。这些是生产 a-GNR FET 的关键使能特性，可能展示其预期的高性能、竞争性的参数可变性和 CMOS 逻辑平台候选者所需的低工作电压能力。尽管当前的合成方法可能足以进行一些晶体管级的实验，参见图 6，但重要的是要推进跨学科研究，以建立能够持续生产足够长（> 100 纳米）、无边缘缺陷的 a-GNRs 的合成方法，并构思和验证概念，以在基板上实现纳米带的规则排列和取向。

图6. 手椅型石墨烯纳米带（Arm-chair graphene nanoribbon ）的合成与器件。

如图7所示，碳纳米管（CNT）研究在可达到的电流驱动能力方面也取得了进展。其进展主要与高介电常数栅介质堆叠、薄的物理吸附界面层的开发相关。同时，通过溶液法和手性分拣法对碳纳米管阵列的生长和富集已成为合成高纯度半导体CNT阵列（>99.9999%半导体纯度）的有前景的途径。

另外，通过铁催化化学气相沉积（CVD）方法，并结合对半导体CNT成核能量的电场调制（电重成核），也已展示了CNT阵列的生长。无论采用何种合成方法，CNT的直径控制和参数可变性仍然是CNT器件被视为可行的逻辑CMOS平台替代方案的关键挑战。

图7. CNT晶体管的实验进展。

未来方向 - 密度与功能性

三维集成是实现更高性能、能源高效系统的途径，它能够支持计算能力和功能的增长，同时最大限度地降低每个晶体管的成本。随着芯距缩小的挑战日益增加，短期至中期的逻辑技术密度主要途径可能包括将电力分配移至活动晶体管层下方，并将PFET和NFET垂直堆叠。

从长远来看，堆叠多个相互连接的活动层是继续提高器件面密度的途径，如图8所示。实现三维集成的潜力关键在于解决开关和泄漏功耗问题，并限制自热效应对性能和可靠性的负面影响。功耗缩放需要在逻辑技术的名义功率和最小功率供电缩放、晶体管（参见前述部分）以及互连电阻创新方面取得同步突破。

晶体管创新还应包括变异性突破，这对实现逻辑电路和嵌入式存储器中可扩展的最小工作电压（VMIN）至关重要。堆叠为扩展逻辑技术功能提供了机会，通过将其构建块扩展到包括非易失性嵌入式存储器、模拟光学计算等方面。与此同时，为了支持逻辑技术在三维时代的进一步扩展，必须加速集成化可扩展热扩散和散热能力的创新，如图8所示。

图8. 晶体管密度与热管理前景。

总结

本文回顾了关键器件创新的最新历史，并展望了包括增强功能在内的逻辑技术平台设备的未来。应用研究旨在寻找一类晶体管系列，能够替代并支持可持续的能源效率、性能和密度，超越可预见的硅基CMOS缩放，具有重要意义。同样重要的是，加强努力建立可扩展的、能源高效的CMOS兼容存储元件解决方案，以应对逻辑嵌入式SRAM和DRAM存储空间的需求。实现每片芯片器件数量的可持续增加，需要在热扩散和管理方面进行相应的创新，以支持多层堆叠结构。

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