EUV光刻，迎来挑战者

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来源：内容编译自IEEE，谢谢。

2024年9 月，佳能推出了首款商用版技术，该技术有朝一日可能会颠覆最先进的硅芯片制造工艺。这项技术被称为纳米压印光刻 (NIL) ，能够对小至 14 纳米的电路特征进行图案化，从而使逻辑芯片能够与目前量产的英特尔、AMD和Nvidia处理器相媲美。

NIL 系统的优势可能会挑战目前主导先进芯片制造的 1.5 亿美元机器——极紫外 (EUV) 光刻扫描仪。如果佳能的预测正确，其机器最终将以极低的成本提供 EUV 质量的芯片。

该公司的方法与EUV系统完全不同，后者由荷兰ASML 公司独家制造。这家荷兰公司采用的工艺非常复杂，首先使用千瓦级激光器将熔融的锡滴喷射成等离子体，发出波长为 13.5 纳米的光。然后，这种光通过专门的光学器件穿过真空室，从图案掩模上反射到硅晶圆上，将图案固定在晶圆上。

相比之下，佳能的系统（已交付给美国国防部支持的研发联盟德克萨斯电子研究所）似乎简单得可笑。简单来说，它将电路图案印在晶圆上。

纳米压印光刻：更小、更便宜

NIL 的起始工艺类似于光刻工艺。它使用聚焦电子束在“掩模”上刻划图案。在 EUV 中，该图案被镜子捕捉，然后反射到硅片上。但在 NIL 中，使用由石英制成的所谓主掩模或模具来创建多个同样由石英制成的复制掩模。

然后将复制掩模直接压在涂有液态树脂（称为抗蚀剂）的晶圆表面上，就像压印印章一样。然后使用汞灯发出的紫外线（20 世纪 70 年代用于芯片制造的那种）来固化树脂，并将掩模从晶圆上取下。这样，主掩模上的相同图案就被压印在硅片上的抗蚀剂上。就像基于光刻的芯片制造一样，该图案指导制造晶体管和互连所需的一系列蚀刻、沉积和其他工艺。

印第安纳州普渡大学极端环境材料研究中心主任、EUV 光源专家Ahmed Hassanein表示：“这看起来是一种简单而巧妙的方法，可以推进无光源纳米光刻技术，实现高精度图案化。与 EUV 系统相比，该系统还具有耗电量更少、购买和运行成本更低的优势。”

佳能声称，与 EUV 相比，这种直接接触方法需要的步骤和工具更少，从而使流程更简单，操作成本更低。例如，与采用 250 瓦光源的 EUV 系统相比，佳能估计 NIL 仅消耗十分之一的能量。

此外，NIL 占用的晶圆厂洁净室地板空间更小，而且非常宝贵。如今的 EUV 系统与双层巴士一样大，约 200 立方米。但一套由四个 NIL 系统组成的集群占用的体积还不到这个数字的一半（6.6 x 4.6 x 2.8 米），不过还需要一个掩模复制工具，占用另外 50 立方米的空间。

20 年内实现商业化 NIL

但这种简单性是在漫长而昂贵的开发过程之后实现的。二十多年前，当佳能于 2004 年开始努力时，一些研究实验室已经开始开发 NIL 技术。2014 年，为了加快进度，佳能收购了位于德克萨斯州奥斯汀的 Molecular Imprints, Inc . (MII)，该公司是该技术的早期领导者。这家子公司更名为佳能纳米技术公司，目前是 NIL 开发的美国研发中心。

然而，即使 MII 加入了佳能的研发工具箱，该技术也花了 20 年时间才推向市场。佳能光学产品业务副首席执行官 Kazunori Iwamoto在位于东京以北 100 公里的宇都宫的 NIL 生产基地向IEEE Spectrum表示，在此期间，佳能必须跨越几个高难度的工程障碍。

在大多数芯片制造中，光刻胶（即用于保持电路图案的聚合物树脂）会均匀地涂在晶圆表面。但这对于 NIL 来说行不通，因为在压印过程中，多余的树脂会从掩模下方渗出，干扰下一次压印操作，从而导致缺陷。因此，佳能利用其喷墨打印技术，以最佳量涂抹抗蚀剂，以匹配电路图案。此外，光刻胶的毛细力也经过优化，可在接触时将材料吸入掩模的蚀刻图案中。

佳能还必须防止在压印过程中晶圆和掩模之间出现气泡，因为气泡会影响工具将掩模与晶圆上已有的任何电路特征对齐的能力。解决方案是设计一个可弯曲的掩模，中间部分较薄。在压印过程中，首先对掩模中间施加压力，这会将中心向外推，使其首先与光刻胶接触。然后，两个表面之间的接触继续向外径向推进，迫使空气从边缘排出。这与你在给智能手机贴屏幕保护膜时避免产生模糊气泡的做法没什么不同。

除了通过开发环境控制技术来解决颗粒物污染问题外，对准问题或许是最令人头疼的问题。

当电路图案层层叠加时，精确的叠加控制至关重要，以确保通孔（传输信号和电力的层间垂直连接）正确对齐。NIL 工艺允许一定的回旋余地，但在纳米级工作意味着很容易发生对齐错误。例如，它们可能来自晶圆平整度和表面特征的变化、晶圆和掩模放置不精确以及压印过程中掩模形状的变形。为了最大限度地减少这种扭曲，佳能采用了一系列几乎自动化的技术。这些技术包括严格控制操作温度、施加压电力来纠正掩模形状变形，以及施加激光热量来膨胀或收缩晶圆并使其和掩模更加对齐。

“我们将这项专有技术称为高阶失真校正”，Iwamoto 说道。“应用这项技术，我们现在可以以 1 纳米级的精度叠加电路图案。”

NIL 的脚步与印章世界

解决了所有这些问题后，佳能的工程师们发明了一种相对简单的光刻工艺。首先要制作一个主掩模。与其他光刻掩模一样，主掩模也是通过电子束光刻蚀刻图案而制成的。主掩模包含要印刷的电路设计的凸起图案，尺寸为 152.4 x 152.4 毫米，约为光刻可以生产的最大芯片面积的 25 倍。

从这个主掩模可以制作出多个带有凹陷图案的复制掩模。每个复制掩模可以生产多达 80 个批次，每个批次包含 25 个晶圆。因此一个复制品可以为 2,000 个晶圆制作一层电路。

为了说明 NIL 较低的拥有成本，Iwamoto 将其与先进的氩氟化物浸没式光刻系统（EUV 光刻的前身，目前仍在广泛使用）进行了比较，该系统用于产生 20 纳米宽的密集接触孔阵列。Iwamoto 表示，对于相同的产量，以每小时 80 片晶圆 (wph) 的速度工作的 NIL 系统可以将拥有成本降低 43%。佳能的目标是 100wph 方案，通过进一步减少颗粒污染、提高光刻胶质量以及改进和优化 NIL 工作流程，每个复制掩模能够生产 340 个批次。Iwamoto 估计，实现这一目标后，与浸没式光刻相比，拥有成本将下降到 59%。

早期采用者？

尽管具有潜在的优势，但要吸引已经在主流 EUV 上投入巨资的设备制造商在其运营中添加不同类型的光刻系统并非易事。

Hassanein 表示：“过去十年来，EUV 已成为主流技术。它克服了许多挑战，能够实现高生产率，并有办法生产更小的图案。如果 NIL 想要参与竞争，就需要加快生产能力，延长模具寿命，改善颗粒和碎片管理，并提高产量。”

但首先，这项技术必须进入工厂。Iwamoto 表示，在收到来自日本和国外潜在客户的几份咨询后，他们正在进行讨论并演示 NIL。佳能表示，除了将第一个商业系统运往德克萨斯电子研究所外，Kioxia（原名东芝存储器）多年来一直在测试 NIL 系统，目前正在评估生产原型内存芯片的流程。

Iwamoto 还指出，佳能正在制定积极的 NIL 应用路线图。从 2028 年开始，该公司计划生产高分辨率掩模，以生产线宽 20 纳米、叠加精度 5 纳米的3D NAND 闪存。对于 DRAM，目标是线宽 10 纳米、叠加精度 2 纳米，而逻辑器件计划达到线宽 8 纳米、叠加精度 1.6 纳米。如果这些目标能够在该时间范围内实现，同时提高晶圆产量，NIL 可能会成为 EUV 的一个有吸引力的替代方案，尤其是对于精度和成本效益至关重要的应用。

https://spectrum.ieee.org/nanoimprint-lithography

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